基于QUARTUS的EDA课程设计报告数字频率计的仿真

1、-. z.成 绩 评 定 表学生班级*专 业课程设计题目评语组长签字：成绩日期201年月日课程设计任务书学 院专 业学生班级*课程设计题目实践教学要求与任务:一、容及要求： 利用所学的EDA设计方法设计数字频率计，熟练使用使用QUARTUS= 2 * ROMANII应用软件，进一步学习使用VHDL语言、原理图等EDA设计方法进展综合题目的方法。1调试底层模块，并时序仿真。2.设计顶层模块，并时序仿真。3.撰写课程设计报告，设计报告要求及格式见附件。二、功能要求：设计一个思维十进制的数字频率计。要求具有以下功能;测量围：1HZ10HZ。测量误差1响应时间15s。显示时间不小于1s。具有记忆显示的

2、功能。即在测量过程中不刷新数据。等数据过程完毕后才显示测量结果。给出待测信号的频率值。并保存到下一次测量完毕。包括时基产生与测评时序控制电路模块。以及待测信号脉冲计数电路模块和锁存与译码显示控制电路。工作方案与进度安排:课程设计时间为10天2周 1、调研、查资料1天。 2、总体方案设计2天。 3、代码设计与调试5天。 4、撰写报告1天。 5、验收1天。指导教师： 201年月日专业负责人：201年月日学院教学副院长：201年月日-. z.目录 TOC o 1-3 h z u HYPERLINK l _Toc4452848471.设计要求 PAGEREF _Toc445284847 h 2HYPE

3、RLINK l _Toc4452848482、设计目的 PAGEREF _Toc445284848 h 2HYPERLINK l _Toc4452848493.总体设计思路及解决方案 PAGEREF _Toc445284849 h 2HYPERLINK l _Toc4452848503.1相关知识 PAGEREF _Toc445284850 h 2HYPERLINK l _Toc4452848513.3、设计思路及解决方案 PAGEREF _Toc445284851 h 4HYPERLINK l _Toc4452848524.分层次方案设计及代码描述 PAGEREF _Toc445284852

4、 h 5HYPERLINK l _Toc4452848534.1底层程序源码 PAGEREF _Toc445284853 h 5HYPERLINK l _Toc4452848544.2顶层程序源码 PAGEREF _Toc445284854 h 10HYPERLINK l _Toc4452848555.各模块的时序仿真结果 PAGEREF _Toc445284855 h 12HYPERLINK l _Toc4452848566.设计心得 PAGEREF _Toc445284856 h 15数字频率计课程设计1.设计要求设计一个四位十进制的数字频率计。要求具有以下功能：1测量围：1HZ10HZ。

5、 (2) 测量误差13响应时间15s。4显示时间不小于1s。5具有记忆显示的功能。即在测量过程中不刷新数据。等数据过 程完毕后才显示测量结果。给出待测信号的频率值。并保存到 下一次测量完毕。6包括时基产生与测评时序控制电路模块。以及待测信号脉冲计 数电路模块和锁存与译码显示控制电路。2、设计目的通过综合性课程设计题目的完成过程，运用所学EDA知识，解决生活中遇到的实际问题，到达活学活用，所学为所用的目的，进一步理解EDA的学习目的，提高实际应用水平。本次设计的数字频率计具有精度高、使用方便、测量迅速、便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字频率计主要包括时基产生与测评时序控

6、制电路模块、待测信号脉冲计数电路、译码显示与锁存控制电路模块。3.总体设计思路及解决方案3.1相关知识Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDLAltera Hardware Description Language等多种设计输入形式，嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在*P、Linu*以及Uni*上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持A

7、ltera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具。此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统SOPC开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Ma*plus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已

8、经停顿了对Ma*plus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Ma*plus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢送。 Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境

9、下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、E*emplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供给商的开发工具相兼容。改良了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。3.2设计思路及原理图数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器.它的根本功能是测量方波信号及其他各种单位时间变化的物理量。本数字频率计采用自顶向下的设计思想，通过闸门提供的1s闸门时间对被测信号进展计数及测出的被测信号的频率，测出的频率再通过译

10、码器译码后输出给显示器显示。根据系统设计的要求，数字频率计的电路原理框图如下：图3.1 数字频率计的电路原理框图3.3、设计思路及解决方案设计方案自顶向下设计，底层模块分时基产生与测评时序控制电路模块、待测信号脉冲计数电路模块、译码显示与锁存控制电路模块。1时基产生与测评时序控制电路模块：设计频率记得关键是设计一个测频率控制信号发生器即时基产生与测评时序控制电路模块，产生测量频率控制时序。控制时钟信号clk取为1Hz，二分频后即可产生一个脉宽为1s的时钟control-en ,以此作为计数闸门信号。当control-en为高电平时，允许计数；当control-en的下降沿时，应产生一个锁存信号

11、，将计数值保存起来；锁存数据后，在下一个control-en上升沿到来之前对计数器清零，为下次计数做准备。2待测信号脉冲计数电路模块待测信号脉冲计数电路模块就是计数器，计数器以待测信号作为时钟，在清零信号clr到来时，异步清零；使能信号en为高电平时允许计数，为低电平时制止计数。3锁存与译码显示控制电路模块锁存器在control-en下降沿到来时，将计数器的计数值锁存，这样就不会因为周期性的清零信号而不断闪烁了。译码显示电路将计数器测得的BCD码数字转换为七段晶体管LED显示09，显示出十进制的数字结果。4.分层次方案设计及代码描述4.1底层程序源码1、时基产生与测频时序控制电路模块的VHDL

12、源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity control is port (clk:in std_logic; -定义输入 rst,ena: out std_logic); -定义输出end control;architecture behv of control isbegin process (clk) -clk为敏感信号 variable cqi :std_logic_vector(2 downto 0);begin if clkevent and clk=1 th

13、en -时钟上升沿 if cqi 1 then cqi:=cqi+1;ena=1;rst0); ena=0;rst0); -执行清零 elsif f*event and f*=1 then -f*上升沿 if ena =1 then -如果使能信号为1 if cqi 9 then cqi:=cqi+1;cout0); cout0); -使能信号为0 end if;end if; outy f*,rst=rst,ena=ena,cout=e(0),outy=d(3 downto 0);u2:t10 port map(f*=e(0),rst=rst,ena=ena,cout=e(1),outy=d

14、(7 downto 4);u3:t10 port map(f*=e(1),rst=rst,ena=ena,cout=e(2),outy=d(11 downto 8);u4:t10 port map(f*=e(2),rst=rst,ena=ena,cout=e(3),outy=d(15 downto 12);end architecture one;3锁存器的VHDL源程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch4 isport(d:in std_logic_vect

15、or(15 downto 0); -d,ena,clk为锁存器输入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q为锁存器输出end latch4;architecture one of latch4 isbeginprocess(clk,ena,d) -ck,d,ena为敏感信号variable cqi:std_logic_vector(15 downto 0);beginif ena=0 then cqi:=cqi;elsif clkevent and clk=1 then cqi:=d;end if;qaaaaaaa

16、aaaaaaaaa=0000000; end case; end process; end ;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity latch4 isport(d:in std_logic_vector(15 downto 0); -d,ena,clk为锁存器输入ena,clk:in std_logic;q:out std_logic_vector(15 downto 0); -q为锁存器输出end latch4;architecture one of latch4 isb

17、eginprocess(clk,ena,d) -ck,d,ena为敏感信号variable cqi:std_logic_vector(15 downto 0);beginif ena=0 then cqi:=cqi;elsif clkevent and clk=1 then cqi:=d;end if;qclk,ena=*,rst=z);u2:t10_4 port map(f*=f*,rst=z,ena=*,d=g);u3: latch4 port map(clk=clk,ena=*,d=g,q=h);u4: led_controller port map(d(3 downto 0)=h(3

18、downto 0),a(6 downto 0)=leds(6 downto 0);u5: led_controller port map(d(3 downto 0)=h(7 downto 4),a(6 downto 0)=leds(13 downto 7);u6: led_controller port map(d(3 downto 0)=h(11 downto 8),a(6 downto 0)=leds(20 downto 14);u7: led_controller port map(d(3 downto 0)=h(15 downto 12),a(6 downto 0)=leds(27 downto 21);ledout=leds;end; -完毕5.各模块的时序仿真结果图