FTU硬件详细设计说明书

1、FTU 硬件详细设计说明书产品线：产品类别：产品型号：产品版本：配电终端文件状态文档版本作者完成日期编制部门硬件开发部批准：审核：初审：编写：引言. 错误!未定义书签。. 前言. 错误!未定义书签。. 文档术语. 错误!未定义书签。. 参考文档. 错误!未定义书签。开发环境. 错误!未定义书签。硬件详细设计. 错误!未定义书签。. 系统架构. 错误!未定义书签。. 主板. 错误!未定义书签。主板硬件框图 . 错误!未定义书签。模块 1：CPU 核心板 . 错误!未定义书签。模块 2：时钟模块 . 错误!未定义书签。模块 3：无线通讯 . 错误!未定义书签。模块 6 以太网接口 . 错误!未定义

2、书签。232/RS485 电路 . 错误!未定义书签。卡模块电路 . 错误!未定义书签。直流量采集模块 . 错误!未定义书签。USB HOST 接口 . 错误!未定义书签。. 遥控遥信板. 错误!未定义书签。硬件框图 . 错误!未定义书签。遥信电路模块 . 错误!未定义书签。遥控电路模块 . 错误!未定义书签。. 遥测板. 错误!未定义书签。遥测板框图 . 错误!未定义书签。遥测电路模块 . 错误!未定义书签。电源模块 . 错误!未定义书签。. 错误!未定义书签。元器件总成本： . 错误!未定义书签。. 硬件测试方法. 错误!未定义书签。4. FPGA 逻辑设计 . 错误!未定义书签。. 子板

3、逻辑. 错误!未定义书签。架构概述 . 错误!未定义书签。. 主板逻辑. 错误!未定义书签。5.结构工艺设计. 错误!未定义书签。. 外观设计. 错误!未定义书签。外形结构 . 错误!未定义书签。铭牌 . 错误!未定义书签。终端内部结构 . 错误!未定义书签。. 组屏方案. 错误!未定义书签。. 其他. 错误!未定义书签。. . 错误!未定义书签。1. 引言1.1. 前言1.2. 文档术语1.3. 参考文档2. 开发环境硬件设施：普通个人 PC 软件：protel99 seCadence3. 硬件详细设计 3.1. 系统架构电源板 X1主板 X1AD采集板X4遥信遥控板 X4OMAP-L138

4、 +FPGA(EP3C25)FPGA(EP4CE6)+AD7606 X2FPGA(EP4CE6)+5V+24VX8LVDS TXX8LVDS RXLVDS TX LVDS RX LVDS TX LVDS RX背板3.2. 主板3.2.1.主板硬件框图GPS模块短距离无线模块 SRWF-1022sUART sUARTSIM卡座GPRS/CDMA模块UARTMMCSD1SD卡槽2路232/485 接口RS232/485 芯片UART*2两路直流量接口ADC芯片ADS1015 IICOMAP138RMII以太网DM9161RJ45接口USB USB1(USB2.0HOST)接口LVDS0遥测电源模G

5、PIO( 控制信号与检测信号)EMIFAFPGAFPGA*9遥信块SPILVDS8遥控加密芯片DDR2 EMIFAGPIO作为同步信号时钟芯片温度传感器3.2.2. CPU 核心板3.2.2.1.功能：内存芯片MT47H64M16HRDDR2 SDRAM程序存储芯片MT29F2G08ABAEAWPNAND FLASH保存各种数据，参数设置等其他需要保存的数据及给各功能模块提供逻辑接口。3.2.2.2.接口描述：32 位 RISC 嵌入式 ARM9+DSP 内核 CPU：OMAPL138ZWT，通过内置 DDR2/mDDR 控制器接口外扩 1 片 32M/16 位或 64M/16 位 DDR2

6、SDRAM：MT47H32M16HR/MT47H64M16HR ；通 过 内 置 外 部 存 储 器 接 口 （ EMIFA ） 外 扩 1 片 128MBytes NandFLASH ： MT29F1G08ABAEAWP-IT 和一片 FPGA: ALTERA EP3C25F256;通过内部集成的网络接口控制一片网络芯片：LAN8720A；CPU 通过一个 PWM 口作为看门狗的定时喂狗信号来控制 CPU 的复位脚；此外，CPU 核心板把 CPU 内部集成的外设接口（例如 USB、UART、IIC、SPI、MMC/SD 等）和 GPIO 口及 FPGA 的 LVDS 口引出到核心板接口上供其

7、他功能模块接口使用。3.2.2.3.设计原理：1）DDR2因 OMAPL138ZWT 内部集成的 RAM 较小，需外扩一片 RAM，可利用芯片内置的 DDR2/mDDR 控制器接口外扩一片 32M 或 64 M 容量的 DDR2 SDRAM： MT47H32M16HR 或 MT47H64M16HR 接 口如 Figure 15-19 所示，引脚定义如 Table 15-1 所示；为满足信号完整性要求，需要在信号线进行端接处理。因只接了一片 DDR 芯片所以采用串 行端接，原理图如下：2）NANDFLASH因 OMAPL138ZWT 内部集成的 ROM 较小，需外扩一片 NANDFLASH，可利

8、用芯片内置的 EMIFA 接 口 外 扩 一 片 1Gb 或 2Gb 容 量 的 NANDFLASH ： MT29F1G08ABAEAWP-IT 或 MT29F2G08ABAEAWP-IT 。外部存储器接口如 Figure 20-1 所示，引脚定义如 Table 20-1、Table 20-2 、Table 20-3 所示；外扩 NANDFLASH 如 Figure 20-14 所示为了减少 R/B#脚的延时时间，R/B#脚上接 1K 的上拉电阻。原理图如下：3）FPGA因 FTU 需要采集的交流信号及遥信信号和控制的遥控信号众多，可利用 EMIFA 接口接一 片 FPGA 进行预处理。核心板

9、上的 FPGA 与功能板上的 FPGA 通过 LVDS 进行点对点通讯，将得 到数据存放在各功能板相对应的存储区里供 CPU 读取。从而提高系统的实时性和简化电路设 计。将 FPGA 作为 SRAM 存储器挂在 CPU 的 EMIFA 接口上，其接口示意图如 Figure 20-18 的 红圈部分所示；LVDS 接口需外加端接电阻，参数见 FPGA 数据手册，其原理图如下。注：因所用 FPGA 芯片的真实的 LVDS 口不足，需使用一路仿真 LVDS 口。其端接电阻与真 实的 LVDS 接口的不同。4）以太网以太网芯片采用 RMII 接口的 LAN8720A，CPU通过内部集成的 EMAC（R

10、MII）和MDIO 与 LAN8720A 相连，来建立以太网的物理层连接，其接口示意图如 Figure 19-3 所示，引脚定义如 Table 19-2 所示外围电路见数据手册，其原理图如下：5）看门狗看门狗电路选用的是 Sipex 公司的 SP706REN-L，复位周期,持续时间 200mS,采用软硬 件控制，软件方式：CPU 通过控制 PWM 口的输出来控制看门狗电路；硬件方式：通过按键控 制/MR 的电平来控制看门狗电路，原理图如下：6）供电电路为了防止输入电压过高保护后级的电源管理芯片，在+5V 电源输入端加一保护电路，当 输入高于是输出关断，外加一个 LED 用以指示。当 5V_IN

11、时，LED 亮。a) CPU 供电：CPU 供电为一多电源供电系统，其供电电流和上电顺序要求如下：电源管理芯片采用 TI 公司的 TPS650250RHBR，通过控制 DC-DC 使能端来控制各电平 的上电顺序。外围电路参数见数据手册。原理图如下：上电顺序逻辑电路如下，上电逻辑，+5V 输入时_DCDC3 拉高VDCDC3 输出 VCC_1V3D拉高 EN_DCDC2VDCDC2 输出 VCC_1V8D拉高 EN_DCDC1VDCDC1 输出 VCC_3V3D.b) FPGA 供电FPGA 推荐供电电源参数如下表:VCCIO 采用两种电平供电，为 LVDS 口供电的 Bank1,2,3,5,6

12、 采用供电；其他 Bank 采用供电。 电源芯片使用 AS1301；内核供电LVDS 总线供电3.2.2.4.可靠性设计（性能，EMC）：静电防护：无快速脉冲群防护：无 c)浪涌防护：无3.2.2.5.约 380 元3.2.3.3.2.3.1.成本估计：时钟模块功能：为系统提供实时时钟。断电情况下该时钟能保持 3 年以上。3.2.3.2.接口描述：时钟芯片通过 SPI 总线与 CPU 相连。3.2.3.3.设计原理：断电时钟保持时间 T=1200mAh*30%/(550nA)=654545 小时=74 年注：假设电池容量下降到 70%时时钟芯片不能正常工作，1200mAh 为电池容量。系统上电

13、时，给时钟芯片供电，仅当系统失电时电池才会给时钟芯片供电，D3 为了防 止给系统供电。3.2.3.4.可靠性设计本部分在公司以往各产品中使用效果良好，时钟精确度高。3.2.3.5.10 元3.2.4.3.2.4.1.成本估计无线通讯功能GPRS/CDMA 通讯：在终端与主站之间通过公网或者专网建立无线通讯，进行数据交 换；GPS 通讯：通过 GPS 进行终端定位；短距离无线通讯：本地调试用。3.2.4.2.接口描述1、GPRS/CDMA 模块：CPU 通过 UART 与 GPRS/CDMA 模块进行数据通讯，通过 4 个 GPIO 控制 GPRS/CDMA 模块的 运行及网络灯指示。2、 GP

14、S 通讯模块接口：因主 CPU 串口有限（只有 3 路，2 路用作 232/485 通讯、剩下 1 路用作 GPRS/CDMA 通讯）， 故用软串口与 GPS 模块进行通讯，外加两个 GPIO 控制 GPS 模块的复位及唤醒。下图为软串口框图。3、 短距离无线通讯：因主 CPU 串口有限（只有 3 路，2 路用作 232/485 通讯、剩下 1 路用作 GPRS/CDMA 通讯）， 故用软串口与短距离无线模块进行通讯，外加两个 GPIO 控制短距离无线模块的复位及睡眠。3.2.4.3.原理硬件采用插板结构，与主板分离，保持主板不动更换不同通讯模块，支持 cdma，gprs 通信模块。各模块对主

15、板的接口统一定义。由于该模块 I/O 口允许的输入最大电压是 VEXT,即3V，所以输入信号需添加分 压电路，这样输入信号大概被调整至附近，保证正常工作，另外，电阻 R725 按 照数据手册看，由于该引脚内部已经上拉，所以该电阻可以省略，而且最好不要 焊接，因为该脚允许的外接电压最大为 VDDEXT，但以往产品设计的时候，都加 了该电阻，尚未发现问题。模块原理图电平转换电路Sim 卡接口需要注意的是，图中 D1D4 四个静电防护器必须添加，替代以往该处使用的是集成 TVS 芯片 UCLAMP0504，节约成本。2、GPS 模块：GPS模块选用SKG16A，通过CPU的软串口将GPS信息传输给C

16、PU.外加收发指示灯 便于观察与调试。3、短距离无线模块：短距离无线通讯采用上海桑锐电子科技有限公司的成品模块SRWF-1022，其提供透明数 据接口，能适应任何标准或非标准的用户协议，自动过滤掉空中产生的假数据，用 户无需编制多余的程序，实现所收即所发。标准配置提供8个信道，可扩展到16/32 信道。满足用户多种通信组合方式。提供2个串口三种接口方式，COM1为TTL电平UART 接口。COM2为硬件的RS-232/RS-485接口，相对于软口的RS-232/RS-485接口，其带 载能力更强（是软口的6到8倍），工作更加稳定。接口波特率为 1200/2400/4800/9600/19200

17、bps可选，格式为8N1/8O1/8E1用户自定义，可传输无限 长的数据帧，用户编程灵活。接口图如下；串口使用软串口。因短距离无线通讯采用的是成品模块，故只需在电路上加一相应的接口。3.2.4.4.可靠性设计1、 基于无线公网模块的应用已经积累了一定经验，总得来说仍然是驱动层及应用程序层双重保护，驱动层通过查询模块，获取链路状态；应用程序通过与上位机的通信超时机 制判断链路状态；一旦发现链路异常，即通过重启链路方式修复通信。3.2.4.5.210 元成本估计3.2.5.3.2.5.1.以太网接口功能通过以太网，建立 CPU 和主站的连接。3.2.5.2.接口描述通过 hp auto-mdix（

18、交叉线自动侦测及切换）经过网络变压器连接到标准 RJ45 接头。3.2.5.3.设计原理网口电路主要是根据网络芯片 LAN8720A 的数据手册的网口推荐电路。网络连接和传输 指示灯采用独立的 LED 灯指示。3.2.5.4.可靠性以往产品在实验中偶发发生以太网通讯时浪涌实验引起终端损坏或者重启等现象， 随后改用独立网络变压器模式，大大降低出故障概率。3.2.5.5.成本估计8 元3.2.6. RS232/RS485 电路3.2.6.1.功能将 UART 信号转化成 RS232 信号或 RS485 信号，用于 RS232 或 RS485 通讯。3.2.6.2.接口RS232 或 RS485 电

19、路用过 UART 口与 CPU 相连。3.2.6.3.设计原理因 RS232 和 RS485 外接端子是共用的，故需一个双刀双掷开关进行切换。RS232 电路和 RS485 电路沿用其他产品的成熟电路。3.2.6.4.可靠性该部分电路比较成熟，尚未发现问题3.2.6.5.成本估计元3.2.7. SD 卡模块电路3.2.7.1.功能存储数据及参数。3.2.7.2.接口SD 卡模块通过 CPU 的内置 SD 卡控制器接口与 CPU 相连。3.2.7.3.设计原理所有数据线上都加个 47K 的上拉电阻用来防止振荡输入将引起非期望的高电流损耗和 进行卡侦测。各数据线上外加一静电防护器件防止插拔 SD

20、卡时产生的静电干扰。3.2.7.4.可靠性3.2.7.5.8 元3.2.8.3.2.8.1.成本估计直流量采集模块功能用以采集外接电压型（048V）/电流型（420mA）传感器信号。3.2.8.2.接口外部传感器信号通过直流量采集模块的信号转换后经 AD 芯片的 IIC 总线传输给 CPU。3.2.8.3.设计原理直流采样部分比较关键的是 AD 的隔离输入电路，现采用的是线性光耦电路，在有效隔 离的条件下保证输入输出的线性度。应用线性光耦合器组成的模拟信号隔离电路的线性度 好，电路简单，有效地解决了模拟信号与单片机应用系统的电气隔离问题。驱动级、缓冲级 采用组合型运算放大器,可使线性度提高。如

21、下图：电路主要由 HCNR200 型线性光耦和配套外围电路组成。HCNR200 型线性光耦由发光二极 管 D1、反馈光电二极管 D2、输出光电二极管 D3 组成。当 D1 通过驱动电流 If 时,发出红外 光(伺服光通量)。该光分别照射在 D2、D3 上,反馈光电二极管吸收 D2 光通量的一部分,从而 产生控制电流 I1。该电流用来调节 If 以补偿 D1 的非线性。输出光电二极管 D3 产生的输出 电流 I2 与 D1 发出的伺服光通量成线性比例。令伺服电流增益 K1=I1/If，正向增益 K2=I2/If，AD_DC2DC2则传输增益 K3=K2/K1=I2/I1,K3 的典型值为 1。然

22、后通过运放将 I2 转化成电压，供 AD 采集。 此电路中 K1=I1/IFR180/R181=20/10000=%,I2 I1=% IF, V =R184*I2=136*IF136*I。稳压管 D55 用于提供电压供运放工作。VCC 通过 R185、R186 分压后给运放 U35 提供一 个偏置电压，以补偿 U37，D55 损耗的电流。当输入为电压时，通过拨码开关使输入信号接 到电压转电流电路,I=(DCV1*R65/(R65+R63)/R52 =*DCV1(mA),DCV1=048V,故 I=0 mA。3.2.8.4.可靠性3.2.8.5.成本估计25 元3.2.9. USB HOST 接

23、口3.2.9.1.功能用于本地程序升级及调试3.2.9.2.接口USB HOST 接口通过 CPU 内置的接口与 CPU 相连，支持高速(480 Mbps)全速（12 Mbps）/低速（ Mbps3.2.9.3.）三种模式。设计原理1 原理图如下：因 CPU 内部集成了控制器，所以只需在电路上加一接口电路。此电路沿用其他产品的 成熟电路。.3.2.9.4.可靠性该电路经过之前的产品反复验证，已经基本成熟，风险较低。3.2.9.5.元成本估计3.3. 遥控遥信板3.3.1.硬件框图1#光隔离电路滤波限流电路2对差分信号线主板遥信LVDS接口LVDSFPGA48GPIO 输入48#光隔离电路侧管极

24、二耦光滤波限流电路出输V33LDO 5V输入24V电源5V电源3.3.2.3.3.2.1.遥信电路模块功能用于外部 24V 直流开入信息的可靠采集，并通过FPAG 实现的 LVDS 总线上送信息到主板。3.3.2.2.接口提供给外部开入信号的为无源 24V 共负极接口方式，物理接口端子为间距的插拔式接线 端子；与主板交换信息给的接口方式为 LVDS 高速差分总线，物理接口端子为哈丁板卡连接 端子。3.3.2.3.原理设计模块由信号处理电路部分和采集上传部分组成。单路信号处理电路原理如下图：采集上送功能电路在 FPGA 芯片 EP4CE6E22C8 内部实现。96 路经上述信号处理电路传输 过来

25、的信号输入到 FPGA 的 I/O 口，芯片把 I/O 口信息直接采集存储到内部寄存器，在接受 到主板通过 LVDS 发送过来的查寻要求时，再把内部寄存器的信息调理成 LVDS 信号发送到主 板上的 FPGA 信息处理芯片上。考虑到系统机械结构和信号的实际分布情况，把信号设计成 6 路一组，4 组信号分布在 一块系统插板上，最多 4 块插板能实现采集 96 路外部信号，4 块插板通过 LVDS 与主板实现 点对点通讯式信息交换。3.3.2.4.可靠性1、信号处理电路经过前期的 FTU 产品反复验证，成熟，可靠。EMC 性能达标。 2、采集上送功能电路由可编程芯片实现，且 LVDS 模块基本成熟

26、，风险较低。3.3.2.5.成本估计单路材料成本包含光耦、电阻、电容、二极管、发光管等。批量采购估计为：元/路。3.3.3.3.3.3.1.遥控电路模块功能通过 FPAG 实现的 LVDS 总线接受主板的遥跳、遥合命令信息，并通过 I/O 口控制驱动板 载功率继电器动作，从而实现对外部开关装置的控制功能。3.3.3.2.接口提供给外部开关装置的接口为继电器无源空触点，带载能力为： 10A 220VAC 或 10A 30VDC，物理接口端子为间距的插拔式接线端子；与主板的接口方式为 LVDS 高速差分总线， 物理接口端子为哈丁板卡连接端子。3.3.3.3.原理设计模块的驱动输出部分原理图如下：设

27、计思路是：主板信息通过 LVDS 总线传输过来，FPGA 芯片 EP4CE6E22C8 内部实现 LVDS 差分信号的接收解析，确认需控制的对应 I/O 管脚，把对应管脚由默认的高电平输出，转 换成低电平输出，对应的管脚连接到如上图中的 YK1 标识处驱动光耦，通过光耦实现隔离驱 动功率继电器。考虑到系统机械结构和信号的实际分布情况，把信号设计成 2 路（遥跳、遥合）一组， 4 组信号分布在一块系统插板上，最多 4 块插板能实现采集 16 组 32 路外部开关设备的 控制，4 块插板通过 LVDS 与主板实现点对点通讯式信息交换。继电器的选型要考虑触点负荷，继电器的体积及价格。3.3.3.4.

28、可靠性驱动电路经过前期的 FTU 产品反复验证，成熟，可靠。EMC 性能达标。信息接收处理功能电路由可编程芯片实现，且 LVDS 模块基本成熟，风险较低。3.3.3.5.成本估计单路材料成本包含光耦、电阻、二极管、继电器等。批量采购估计为：13 元/路。3.4.3.4.1.遥测板遥测板框图主板遥信 LVDS 接口2 对差分信号线LVDS1#AD 芯片型号 AD7606 4 路 PT16 位数据总 线4输处口4常闭输入4 路 CT1# 模拟开关 型号 ADG1634FPGA4常AD 控制总线模拟开关控 制总线2#AD 芯片型号 AD7606 开输入44常输闭处输口入1# 模拟开关 型号 ADG1

29、6344常开输入4 路 CT4 路 CT4 路 CT3.4.2.3.4.2.1.遥测电路模块功能用于外部交流电压、电流信息的可靠采集，并通过 FPAG 实现的 LVDS 总线上送信息到主 板。3.4.2.2.接口输入通过装置内部高精度 CT、PT 获取外部交流信号，物理接口端子为间距 8mm 的插拔 式航空接线端子；获取的交流信号经 AD 芯片转换并实时上传信息给主板，输出与主板的接 口方式为 LVDS 高速差分总线，物理接口端子为哈丁板卡连接端子。3.4.2.3.原理设计交流信号前级采集调理电路的原理如下：信号的选择电路原理图如下：电路由模拟开关芯片 ADG1334 构成。模拟开关对信号的隔

30、离和信噪抑制能到达-70DB。具体 性能见下图（引用自芯片数据手册）。3、 信号滤波采集电路原理如下。此电路主要采用芯片 AD7606 模数转换芯片实现，AD7606 工作在并行方式，无过采，模拟信 号的输入范围为-5V+5V，采用外部参考电压标准，外部参考电压由芯片 REF5025A 提供。4、 AD 芯片控制和 LVDS 电路原理图如下。FPGA 芯片 EP4CE6E22C8 内部实现与 AD 芯片 AD7606 的总线接口电路，内部定时电路提供精 准的采样间隔时间，内部寄存器组提供数据的缓存空间，内部的 LVDS 电路把缓存空间的数 据调理成 LVDS 信号发送到主板。3.4.2.4.可

31、靠性AD 采集电路前期经过反复验证，功能稳定可靠，对比以前的模拟信号电路在采样精度上 有很大的提高。EMC 性能达标的关键在 PCB 设计时要预留足够安全间距。电路中预留 TVS 管，保护芯片不受高压损坏，并预留安全地 PGND 改善 EMC 性能。AD 控制和 LVDS 电路由可编程芯片实现，且 LVDS 模块基本成熟，风险较低。3.4.2.5.成本估计单路材料成本包含互感器、电阻、电容、AD 部件、模拟开关部件等。批量采购估计为：25 元/路。3.4.3.3.4.3.1.电源模块功能此模块把外部电源模块提供的电源经 EMC 可靠性处理后，分成 3 路 24V 电源。其中一路 再经 DCDC

32、 芯片降压处理后给装置提供可靠的 24V、12V 和 5V 电源；第二路提供给外部操作 回路使用，第三路给开入回路使用。此外本模块还实现了电源电池管理功能的控制和检测。3.4.3.2.接口输入物理接口端子为间距的插拔式端子；输出物理接口端子为哈丁板卡连接端子。3.4.3.3.原理设计1、电源部分的原理图如下：图中输入电源经共模抑制和滤波电路后再经气体放电管和压敏电阻对浪涌波形吸收处 理后的 24V 电源一路供给 DCDC 隔离模块，最后再经 DCDC 芯片降压产生 5V 和 12V 装置内部 主电源；第 2、3 路分别再次经共模抑制和滤波电路和气体放电管和压敏电阻处理后供给外 部操作回路、开入

33、回路使用；2、 电源电池管理功能的控制和检测原理图如下：此电路实现装置对后备蓄电池的充放电状态的监控及控制。包括电源故障、电池欠压、 活化状态采集；电池活化启动、退出控制及电池退出控制等。3.4.3.4.可靠性在 4 级极度恶劣电磁环境下此电路对浪涌等 EMC 干扰的抑制性能有待进一步的验证，具 有一定风险。可算是硬件设计的疑难点。3.4.3.5.成本估计材料成本包含压敏电阻、安规电容、共模电感、DCDC 模块、DCDC 芯片等。批量采购估 计成本为：250 元。3.4.4.元器件总成本：核心板CPU 板电源板背板 遥测板*4 遥信遥控板*4机箱总计380 元415 元342 元252 元88

34、0*4=3520 元223*4=892 元8006601 元3.5. 硬件测试方法依据硬件设计规范要求的性能指标如信号完整性、电源纹波等，列出本次设计与性能指 标对应的信号、测试点。测试点 1)：CPU 系统电源，+: DDR2 芯片电源，+: CPU 内核电源， +：USB 内核电源， +：USB 物理层电源， +: 485 通讯电源， +: 直流量采集电路电源电压， +5V: FPGA 内核电源， +: LVDS 总线电源， +7): SPI 通讯线；：I2C 通讯线；：sUART/UART 通讯线；4. FPGA 逻辑设计分为子板逻辑和主板逻辑两部分。 4.1. 子板逻辑子板逻辑如下图：

35、AD7606_INTERFACEAVALON-MMSLAVEAVALON-MMAVALON-MMAVALON-MMSLAVEID FIFOLVDStransmitFIFOTX FIFOterNIOS IICONTROLFSMIO_INTERFACEAVALON-MMSLAVEAVALON-MMRX FIFOLVDSRECEIVERAVALON-MMAVALON-MMSLAVEEPCS FLASHCONTROLLERLVDS 收发部分的逻辑如下：8BIT10BIT1BITTX 异步FIFO8B10B编码并串转换LVDS TX10BIT8BIT16BITLVDS RXCDR(数据时钟 恢复)8B1

36、0B解码RX FIFO找到时钟正确 的相位,得到正 确的位码流4.1.1.架构概述子板 FPGA 主要实现 AD 数据采集，遥信 IO 口数据采集，遥控 IO 口操作，数据编解码，数据发送，数据接收功能，遥测参数储存等功能。FPGA 内部逻辑主要由 NIOS II 软核处理器、AD7606 接口模块、IO 接口模块、EPCS FLASH 控制接口模块，FIFO 控制状态机，收发 FIFO 以及 LVDS 收发电路组成。其中各 模块通过 AVALON MM 总线与 NIOS II 处理器通讯。以下仅对重要的模块进行说明。1）、CDR 模块，原理如下：首先通过 PLL 产生两个相位相差 90 度频

37、率为 100MHz 的时钟，利用 CLK 和 CLK90 的上升和下降沿分别对 LVDS 端口接收来的信号采样，如下图：A、B、C、D 分别代表 CLK 0 度、90 度、180 度、270 度 4 种不同的采集相位，如果 在 AB 之间发现数据有变化，则认为 C 点为当前数据的最佳采样点，以 C 点的采集数据 做为本次时钟的采集数据，如果 4 个相位都未发生变化，则沿用上一次的最佳采样点。2）、8B/10B 编解码模块由于 CDR 通过侦测数据的跳变沿来选择采样点，如果长时间数据没有变化，且发送 和接收时钟频率和相位上的误差和抖动，长时间使用同一个相位的采样点的话，会造成 数据的误判，这就是所谓的直流平衡问题，针对这个问题，8B/10B 编码应运而生。8B/10B 编码是目前高速串行通信中经常用到的一种编码方式，直观的理解就是把 8bit 数据编 码成 10bit 来传输。其工作原理如下：8bit 原始数据会分成两部分，其低 5 位进行 5B/6B 编码，高 3 位则进行 3B/4B 编 码，这两种映射关系在当时已经成为了一个标准化的表格。人们喜欢把 8b