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文档简介

1、EDA技术与VHDL实验报告一实验题目：十进制加法计数器二实验目的：设计带有异步复位和同步时钟使能的十进制加法计数器。三实验内容：编写十进制加法计数器的VHDL实现程序；通过电路仿真和硬件 验证，了解变量的使用方法，以及“(OTHERS=X)”的使用方法。 四实验原理：十进制加法计数器的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(3 DO

2、WNTO 0);COUT : OUT STD_LOGIC );END CNT10;ARCHITECTURE behav OF CNT10 ISBEGINPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINIF RST = 1 THEN CQI := (OTHERS =0);-计数器异步复位ELSIF CLKEVENT AND CLK=1 THEN-检测时钟上升沿IF EN = 1 THEN-检测是否允许计数(同步使能)IF CQI 0);-大于 9,计数值清零END IF;END IF;END IF;IF

3、CQI = 9 THEN COUT = 1;-计数大于 9,输出进位信号ELSE COUT = 0;END IF;CQ= CQI;-将计数值向端口输出END PROCESS;END behav;引脚分配:端口名端口模式引脚CLKInputPIN_66COUTOutputPIN_38CQ(3)OutputPIN_49CQ(2)OutputPIN_50CQ(1)OutputPIN_51CQ(0)OutputPIN_52ENInputPIN_76RSTInputPIN_67五实验过程十进制加法计数器VHDL描述m boB A*-i6d.A.m-Q.gmo-SEc?-*0 ? .0 .c i 0 .3

4、 .Q O 国 0 -Ai -Q 0，口 0Top View叔h治奇四,MAKIEP40T100C6NwdT 好 Ed： yy -Fiw |s MPrtnanR Srartia-dser；fcC1W CU!Ci-futFBI*13-W LUTTL i：血 FaJ*Z9 COLTOutpLIA/ttl加匝仰尸 皿lib2.3-Y UJITL Idfffadt.- LmrdeFsJt-:* sstErpjtFiNK2.L 行 jmL M=faJE9Far Idj, pfke F：4* (h3irr*XT II - J段E岫牌与皿.口 QnortuE U - J暮 q*JJU-Ln II - J肆皿I引脚设定六实验结果:5 白 E

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