eda课程设计m序列及相关检测器

1、目录任务书 . 错误!未定义书签。第一章 系统分析 . 错误!未定义书签。简介.错误!未定义书签。第二章 设计内容及要求. 错误!未定义书签。设计的目的及主要任务.错误!未定义书签。设计目的.错误!未定义书签。设计内容依据.错误!未定义书签。设计思想.错误!未定义书签。第三章 设计原理与模块分析. 错误!未定义书签。序列检测器介绍.错误!未定义书签。序列检测器设计原理.错误!未定义书签。序列检测器模块.错误!未定义书签。分频器模块.错误!未定义书签。序列输入模块.错误!未定义书签。序列检测模块.错误!未定义书签。顶层文件.错误!未定义书签。第四章 电路仿真与分析. 错误!未定义书签。单元模块的

2、仿真与分析.错误!未定义书签。分频器模块的仿真与分析.错误!未定义书签。序列信号输入模块的仿真与分析.错误!未定义书签。序列检测模块的仿真与分析.错误!未定义书签。顶层电路的仿真与分析.错误!未定义书签。第五章 电路的硬件调试. 错误!未定义书签。参考文献 . 错误!未定义书签。附录 . 错误!未定义书签。天津城建大学课程设计任务书系课程设计名称：设计题目：专业班级EDA技术及应用BM序列及相关检测器完成期限：自 年 月 日至 年 月 日共 1 周 或1 指导教师（签字）：批准日期： 简介Quartus II是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以

3、及AHDL（Altera Hardware Description 器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具。Maxplus II 作为Al

4、tera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。但Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了MaxplusII 友好的图形界面及简便的使用方法，所以QuartusII替代该公司早期的MaxplusII软件。Altera Quartus II 作为一种可编程逻辑的设计环境,由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。Altera的Quartus II可编程逻辑软件属于第四代PLDInternet的协作设计

5、。改进了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。支持MAX7000/MAX3000等乘积项器件。 设计的目的及主要任务 学会在 Quartus环境中运用 VHDL 语言设计方法构建具有一定逻辑功能的模块，并能运用图形设计方法完成顶层原理图的设计。掌握序列信号检测器的原理和程序的编写以及在 CPLD 中的实现方法。 在掌握常用数字电路原理和技术的基础上，根据 EDA 技术及应用课程所学知识，利用硬或CycloneFPGA）进行初步数字系统设计。设计八位线性反馈移位寄存器产生伪随机序列，串行输出 9600bit/s 速率伪随机码用

6、做测试数据，序列检测器对该序列进行序列检测，连接伪随机序列发生器和序列检测器构成完整系统，如果检测到该码，则输出 1 指示灯亮，否则输出 0。要求采用由状态机或串行滑窗方法检测器。设计思想本次课程设计在Quartus环境中对序列信号检测器的各个部分利用VHDL这一硬件描述设计的核心部分就在序列检测模块，该模块利用状态机来编写程序。随后运用 Quartus中的仿真功能对各个模块进行仿真，从仿真的结果中分析程序的正确性。待所有模块的功能正确之后，运用原理图搭建顶层电路并进行整体仿真实现整体的功能，最后再在实验箱上检验设计的正确与否，并输出标志信号。 序列检测器介绍序列检测器就是将一个指定序列从数字

7、码流中识别出来。序列检测器在数据通讯，雷达和遥测等领域中用与检测步识别标志。它是一种用来检测一组或多组序列信号的电路。序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及任何一位不相等都将回到初始状态重新开始检测。序列检测器设计原理序列信号检测器是具有能识别任意一串二值信号中某特殊码组功能的逻辑电路。通过输入任意一组想要检测的序列信号，通过状态转移这一部分的检测，来识别这组序列。序列信号检测电路在序列信

8、号正常工作时，如果检测到待测码组，则电路输出识别信号，本次设计中使用一个发光二极管 LED 灯来表示，灯亮则表示检测到正确的序列，灯灭表示检测的序列错误。设计序列信号检测器的关键在于获取正确的状态转移图。为了减少错误检测的概率，凡是序列信号检测器都应该预置起始状态。序列检测器模块序列信号检测器一共有三个主模块，分频模块，序列信号输入模块，序列检测模块。原理框图如下图所示。图1 由于实验箱上的时钟信号是 20MHz，对于本实验频率过大，需要一个分频模块得到我们需要的频率。分频模块的逻辑图如下。图2 通过设计一个序列输入模块，将所需要检测的序列输入检测模块进行检测，本次所需检测的序列是十位二进制码

9、，设计十一个输入端口，一个清零端 rst，十个序列输入口，在实验箱上通过十一个拨码开关控制。其逻辑图如下图所示。设计要求序列信号检测器能够从收到的一组串行码流中检出同步码组，我们预先设定该码组为 01，同时输出检测结果标志信号，即LED 灯亮。该检测模块有三个输入信号，即时钟信号输入端 DIN,一个输出信号 Q 输出检测结果。图4 输入信号 DIN 是一组串行二进制码，输出信号 Q 是检测结果标志信号，若检测到预设码组则其值为 1，否则为 0。检测器每收到一个符合要求的串行码，就需要一个状态进行记忆，因为要求检测的同步码组有 10 位，因此需要 10 初始状态，根据设计要求，设检测器的初始状态

10、为 S0。S0=0;S1=1;S2=11;S3=111;S4=1110;S5=11101;S6=111010;S7=1110101;S8=;S9=0;S10=01。序列检测器的状态转换图如下图所示。图中 S0/0 表示序列状态机的状态为 S0，输出为 0。000011010101100110110S9/0S8/0S7/0S6/0S5/0图5 从图中可以看出，当序列检测器的状态为S0，如果输入信号为1，则状态装换为S1，否则维持原状态；当序列检测器状态为S1，如果输入信号为1，则状态装换为S2，否则转换为S0；当序列检测器的状态为S2，如果输入信号为1，则状态转换为S3，否则转换为S0；当序列检

11、测器的状态为 S3，如果输入信号为0，则状态转换为S4，否则保持原态S3；当序列检测器的状态为 S4，如果输入信号为1，则状态转换为S5，否则转换为S0；当序列检测器的状态为 S5，如果输入信号为 0，则状态转换为 S6，否则转换为 S2；当序列检测器的状态为 S6，如果输入信号为 1，则状态转换为S7，否则转换为S0；当序列检测器的状态为S7，如果输入信号为 0，则状态转换为 S9，否则转换为S3；当序列检测器的状态为S9，如果输入信号为1，则状态转换为 S10，否则转换为S0；当序列检测器的状态为S10，此时输出信号为1，如果输入信号为0，则状态转换为 S0，否则转换为 S1。顶层文件将各

12、个模块完成以后，设置顶层文件，根据系统的原理框图将各个模块连接起来。按已经确立的层次化设计思路，在图形编辑中调入前面的层次化设计方案中所设计的底层的元件得到的顶层电路原理图如下图所示。图6 实验箱上 20MHz 频率输入分成较小的时钟频率，如 等。所设计的分频器的仿真波形如下图所示。图7 上图中 clk 为原本实验箱上的时钟输入，经过分频器分频后，输出 Q 的频率明显比原频 本次课设要求检测的序列为 01，通过 VHDL 语言设计序列输入的源程序，设计十个输入口 p1p10 让序列输入，一个输出口输出到达的序列信号 q。仿真波形如下图所示。图8 p1p10 输入所要检测的序列 01 q 输出此

13、模块的序列输入口为 X，当输入口输入的序列为所需检测的序列时，输出 Y 为逻辑 1，否则为逻辑 0。此模块的仿真波形如下图所示。图9 各个模块完成之后，按照系统原理框图来搭建顶层整体电路，编译成功后进行仿真，整体电路的仿真波形如下图所示。图 在仿真部分，分频器模块、序列信号输入模块、序列检测模块均完全正确，顶层文件模块的仿真出现错误，最后应该输出一个高电平显示序列信号检测正确，但 Q 一直为低。经反复检查无法发现错误。进行硬件测试，输出经 Quartus中的“PROGRAMMER”菜单，调出编程器窗口。一切就绪后，按下编程器窗口中的“START”按钮，设计的内容就开始下载到 CPLD 芯片中。然后经过调节所设置的拨码开关，一个控制清零，即序列检测的开始与停止，接着的十个拨码开关控制十位的二进制码，可以任意改变输入序列，在实验箱上可观察到，当输入序列为所需检测的序列 01 时，设置的一位 LED 灯亮，改变