EDA技术-VHDL-四选一数据选择器程序设计与仿真实验

1、 四选一数据选择器程序设计与仿真实验1实验目的熟悉在Quartusll软件平台上建立工作库文件和编辑设计文件的方法。熟悉创建工程文件方法。熟悉编译前设置和启动全程编译设置的方法。熟悉波形编辑器的使用方法熟悉在Quartusll软件平台上对设计进行仿真的操作全过程会用VHDL语言设计一个四选一数据选择器。2实验原理数据选择器又叫“多路开关”数据选择器在地址码(或叫选择控制)电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图3.2.1所示，图中有四路数据a、b、c、d输入，通过选择控制信号si、s2(地址码)从四路数据中选中某一路数据送至输出端

2、y。逻辑功能如表3.2.1所示。肌2朮il西输岀y图3.2.1四选1数据选择器示意图表3.2.1四选一数据选择器逻辑功能表输入输出enS2S1abcdy1XXXXXX10000XXX01XXX1001X0XX0X1XX1010XX0X0XX1X1011XXX00XXX11从表3.2.1中可知使能端en=1时，不论ac输入状态如何，均无输出(y=1,因为所用器件的显示电路是共阳极)，多路开关被禁止。使能端en=0时，多路开关正常工作，根据地址码s2、s1的状态选择ac输入信号中某一个通道的数据输送到输出端y。3实验内容建立一个四选一数据选择器的文件夹。在定义好的VHDL模型中完成四选一数据选择器

3、的描述，并创建工程。设计完成后进行全程编译，检查源程序编写是否正确。建立波形编辑文件并对输入波形进行编辑。启动仿真器进行仿真，并分析仿真结果。4实验预习与思考进一步学习在QuartusII软件平台上建立工作库文件和编辑设计文件的方法。进一步学习建立波形编辑器文件编辑输入波形的方法。VHDL语言的结构体在整个程序中起什么作用。5VHDL仿真实验新建一个文件夹。本例中文件夹名为mux。模型窗口下编写的源程序如下。libraryIEEE;useIEEE.STD_L0GIC_1164.ALL;useIEEE.STD_LOGIC_ARITH.ALL;useIEEE.STD_LOGIC_UNSIGNED.

4、ALL;entitymux41ais-实体Port(a:instd_logic;端口说明语句b:instd_logic;c:instd_logic;d:instd_logic;en:instd_logic;s1:instd_logic;s2:instd_logic;y:outstd_logic);endmux41a;architectureBehavioralofmux41ais-结构体signals:std_logic_vector(1downto0);signaly1:std_logic;beginprocess(en,y1)进程beginif(en=0)theny=y1;elsey=1;

5、endif;endprocess;s=s2&sl;y1=awhens=00else件信号赋值语句bwhens=01elsecwhens=10elsed;endBehavioral;(3)创建工程及全程编译完成源代码输入后即可创建工程。然后进行全程编译，检查设计程序是否正确(方法参照2.1节基本设计流程)。单击工具栏ToolsNetlistViewers在出现的下拉菜单中有四个选项，选择第一项RTLViewer,即HDL的RTL级图形观测器，选好后将自动弹出如图3.2.2所示RTL电路。图3.2.2四选一数据选择器RTL电路仿真请参照2.1.5节建立波形编辑器文件，编辑好输入波形并存盘，启动仿真按钮，得到如图3.2.3所示仿真结果。图3.2.3四选一数据选择器仿真结果从图3.2.3中的仿真结果可知，当使能端en=l时，不论ac的输入状态如何，均无输出(y=l),多路开关被禁止。使能端en=0时，多路开关正常工作，根据地址码s2、si的状态选择ac输入信号中某一个通道的数据输送到输出端y。该结果与表3.2.1的逻辑功能完全相符。6实验报告写出该实验工程及工程设计文件的建立过程。用VHDL语言写出四选一数据选择器源程序。对四选一数据选择器的逻辑功能进行仿真并分析仿真结