数字电子技术-时序逻辑电路教学课件

1、数字电子技术本章内容1时序逻辑电路的基本概念3计数器5同步时序逻辑电路的设计方法2时序逻辑电路的分析方法4数码寄存器与移位寄存器第5章 时序逻辑电路5.1 时序逻辑电路的基本概念 时序逻辑电路一般包含组合逻辑电路、存储电路和反馈电路。其中，反馈电路可以将存储电路的输出状态反馈到组合逻辑电路的输入端，与输入信号共同决定整个电路的输出；存储电路则是将组合逻辑电路的输出状态作为输入信号存储到存储器件中。1时序逻辑电路的组成结构 存储器件是时序逻辑电路的重要组成部分，常用的存储器件主要有触发器、延迟线和磁性器件等。如图5-1所示为触发器构成的时序逻辑电路结构框图。图5-1 触发器构成的时序逻辑电路结构

2、框图（1）根据电路状态转换情况的不同，时序逻辑电路可分为同步时序逻辑电路和异步时序逻辑电路。（2）根据电路中输出变量是否和输入变量直接相关，时序逻辑电路可分为米里（Mealy）型电路和莫尔（Mooer）型电路。其中，米里型电路的外部输出Z 既与触发器的状态 Qn有关，又与外部输入 X有关；而莫尔型电路的外部输出 Z仅与触发器的状态Qn 有关，而与外部输入 X无关。2时序逻辑电路的分类3时序逻辑电路的状态表和状态图1）状态转换表 状态转换表类似于组合逻辑电路的真值表，它是将时序逻辑电路的输入变量、现态变量、次态变量和输出变量写入表格而形成的，因此也称为状态转换真值表。例如，分析时序逻辑电路时，将

3、时序逻辑电路的现态 Qn填入表中，当输入为 X 时，输出为Z ，在时钟脉冲CP的作用下，电路进入次态 Qn +1，将相关数据依次填入表中，就形成了一个状态转换真值表。 状态转换图是用来描述时序逻辑电路的输入变量、现态变量、次态变量和输出变量之间关系的图形。如图5-2所示为状态转换图示例。2）状态转换图图5-2 状态转换图示例5.2 时序逻辑电路的分析方法1同步时序逻辑电路2异步时序逻辑电路5.2.1 同步时序逻辑电路1同步时序逻辑电路分析法其分析步骤一般包括以下几点:（1）根据同步时序逻辑电路确定输入信号和输出信号，并列出各类方程。 输出方程：是指同步时序逻辑电路的输出逻辑表达式，一般为触发器

4、的现态函数。 驱动方程：由存储电路中各触发器输入端的逻辑表达式组合而成。 状态方程：由同步时序逻辑电路中触发器的次态方程组合而成。其中，将驱动方程代入相应触发器的特性方程中，即可得到该触发器的次态方程。（2）将触发器的现态和外部输入信号的各种取值组合，代入状态方程、输出方程求出相应的次态和输出，并将外部输入信号、现态、次态和输出填入列表，即可得到同步时序逻辑电路的状态转换表。（3）根据状态转换表画出状态转换图。（4）对电路的逻辑功能进行分析和说明，为使结果更直观，可用文字、图表等形式。2同步时序逻辑电路分析举例例5.2.1 如图5-3所示为某时序逻辑电路，试分析该电路的逻辑功能。图5-3 例的

5、电路结构（1）写出电路的输出方程为解：（2）写出各触发器的驱动方程为（3）将驱动方程代入JK触发器的特性方程 ，得到各触发器的次态方程为（4）列出电路的状态转换表 将 代入电路的输出方程和触发器的次态方程，可得由于输入控制信号 可取1，也可取0，所以分两种情况进行分析。 将电路的现态 的组合情况依次代入上述方程组，得到电路的状态转换表，如表5-1所示。表5-1 例的状态转换表（ X=0） 将 代入电路的输出方程和触发器的次态方程，可得 将电路的现态 的组合情况依次代入上述方程组，得到电路的状态转换表，如表5-2所示。表5-2 例的状态转换表（X=1 ）（5）如图5-4所示，根据电路的状态转换表

6、画出状态转换图。图5-4 例的状态转换图（6）如图5-5所示，画电路的时序波形图。图5-5 例的时序波形图（7）逻辑功能分析：电路稳定后，该电路有00，01，10共3个状态。当 时，按照加1规律从00011000循环变化，且当转换为10状态（最大数）时，输出 ；当 时，按照减1规律从10010010循环变化，且当转换为00状态（最小数）时，输出 。因此，该电路是一个可控的3进制计数器，当 时，作加法计数，Z是进位信号；当 时，作减法计数，Z是借位信号。由于无效状态11可以回到有效的循环状态，所以电路具有自启动功能。5.2.2 异步时序逻辑电路1异步时序逻辑电路分析法 在异步时序逻辑电路中，由于

7、没有统一的时钟脉冲，因此分析时必须写出时钟方程，其他步骤与同步时序逻辑电路的分析步骤一样。2异步时序逻辑电路的分析举例例5.2.2 如图5-6所示为某时序逻辑电路，试分析该电路的逻辑功能。图5-6 例的电路结构（1）写出电路的各逻辑方程式。解： 写出电路的时钟方程组为 写出各触发器的驱动方程为 写出电路的输出方程为（3）如表5-3所示，列出电路的状态转换表。（2）将驱动方程代入D触发器的特性方程 ，得到各触发器的次态方程为表5-3 例的状态转换表（4）如图5-7所示，根据电路的状态转换表画出状态转换图。图5-7 例的状态转换图（5）如图5-8所示，画电路的时序波形图。图5-8 例电路的时序波形

8、图（6）逻辑功能分析。 由状态图可知，该电路有00，01，10，11共4个状态，在时钟脉冲的作用下，按照减1规律循环变化，所以该电路是一个4进制减法计数器，Z是借位信号。01二进制计数器5.3 计数器02 非二进制计数器03 集成计数器的应用 如图5-9所示为JK触发器组成的4位同步二进制加法计数器的电路结构。5.3.1 二进制计数器1二进制同步计数器图5-9 4位同步二进制加法计数器的电路结构1）二进制同步加法计数器 由于各触发器的时钟脉冲输入端接同一计数脉冲CP，所以该计数器是一个同步时序逻辑电路，各触发器的驱动方程分别为 由于该电路的驱动方程规律性较强，只需用“观察法”就可画出时序波形图

9、或状态转换表（参见表5-4）。表5-4 4位二进制同步加法计数器的状态转换表表5-4（续）如表5-5所示为4位二进制同步减法计数器的状态转换表。2）二进制同步减法计数器表5-5 4位二进制同步减法计数器的状态转换表 分析其翻转规律并与4位二进制同步加法计数器相比较，可以得出：只要将图5-9所示电路的各触发器的驱动方程改为就构成了4位二进制同步减法计数器。如图5-10所示为4位二进制同步可逆计数器的电路结构。3）二进制同步可逆计数器图5-10 4位二进制同步可逆计数器的电路结构由图可知，各触发器的驱动方程为 当控制信号 时， 中的各J，K端分别与低位各触发器的Q端相连，作加法计数；当控制信号 时

10、， 中的各J，K端分别与低位各触发器的 端相连，作减法计数，实现了可逆计数器的功能。 如图5-11所示为JK触发器组成的4位异步二进制加法计数器的电路结构。2二进制异步计数器1）二进制异步加法计数器图5-11 4位异步二进制加法计数器的电路结构 图5-11中，将JK触发器连接成T触发器（即 ）的形式，最低位触发器 FF0的时钟脉冲输入端接计数脉冲CP，其他触发器的时钟脉冲输入端接相邻低位触发器的Q端。 由于该电路的连线简单且规律性强，因此无须用前面介绍的分析步骤进行分析，只需进行简单的观察与分析就可画出时序波形图和状态转换图，这种分析方法称为“观察法”。 用“观察法”画出4位异步二进制加法计数

11、器的时序波形图，如图5-12所示。图5-12 4位异步二进制加法计数器的时序波形图画4位异步二进制加法计数器的状态转换图，如图5-13所示。图5-13 4位异步二进制加法计数器的状态转换图 如图5-14所示为D触发器组成的4位异步二进制减法计数器的电路结构。2）二进制异步减法计数器图5-14 4位异步二进制减法计数器的电路结构如图5-15所示为4位异步二进制减法计数器的时序波形图。图5-15 4位异步二进制减法计数器的时序波形图如图5-16所示为4位异步二进制减法计数器的状态转换图。图5-16 4位异步二进制减法计数器的状态转换图3集成二进制计数器 如图5-17所示为集成4位二进制同步加法计数

12、器74LS161的逻辑符号图。1）4位二进制同步加法计数器74LS161图5-17 4位二进制同步加法计数器74LS161的逻辑符号如表5-6所示为74LS161的功能表。表5-6 74LS161的功能表由表可知，74LS161具有以下功能:（1）异步清零：当 时，不管其他输入端的状态如何，不论有无时钟脉冲CP，计数器输出将被直接置零（ ），称为异步清零。（2）同步并行预置数：当 时，在输入时钟脉冲CP上升沿的作用下，并行输入端的数据 被置入计数器的输出端，即 。由于这个操作要与CP上升沿同步，所以称为同步预置数。（3）保持：当 ，且 ，即两个使能端中有“0”时，则计数器保持原来的状态不变。例

13、如，若 且 ，则进位输出信号RCO保持不变；若 ，则不管EP状态如何，进位输出信号RCO都为低电平“0”。（4）计数：当 时，在CP端输入计数脉冲，计数器进行二进制加法计数。 如图5-18所示为74LS161的时序图。图5-18 74LS161的时序图2）4位二进制同步可逆计数器74LS191 如图5-19（a）所示为集成4位二进制同步可逆计数器74LS191的逻辑符号图。如图5-19（b）所示为74LS191的引脚排列图，其中LD是异步预置数控制端，D3，D2，D1，D0是预置数据输入端；EN是使能端，低电平有效； 是加/减控制端，为0时作加法计数，为1时作减法计数；MAX/MIN是最大/最

14、小输出端；RCO是进位/借位输出端。（a）逻辑功能示意图 （b）引脚图图5-19 74LS191的逻辑符号图及引脚图如表5-7所示为74LS191的功能表。表5-7 74LS191的功能表由表可知，74LS191具有以下功能。（1）异步置数：当 时，不管其他输入端的状态如何，不论有无时钟脉冲CP，并行输入端的数据 被直接置入计数器的输出端，即 。由于该操作不受CP控制，所以称为异步置数。由于该计数器无清零端，因此需清零时可用预置数的方法置零。（2）保持：当 且 时，则计数器保持原来的状态不变。（3）计数：当 且 时，在CP端输入计数脉冲，计数器进行二进制计数。当 时作加法计数；当 时作减法计数

15、。 另外，该电路还有最大/最小控制端MAX/MIN和进位/借位输出端RCO，它们的逻辑表达式为 即当加法计数，计到最大值1111时，MAX/MIN端输出1，如果此时 ，则 ，发一个进位信号；当减法计数，计到最小值0000时，MAX/MIN端也输出1。如果此时 ，则 ，发一个借位信号。5.3.2 非二进制计数器 如图5-20所示为JK触发器组成的8421BCD码同步加法计数器的电路结构。18421BCD码同步加法计数器图5-20 8421BCD码同步加法计数器的电路结构（1）写出电路的驱动方程为用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。（2）将驱动方程带入JK触发器的特性方程 ，得到

16、各触发器的次态方程为（3）设电路的初状态 ，代入次态方程进行计算，得状态转换表，如表5-8所示。表5-8 8421BCD码同步加法计数器的状态转换表（4）如图5-21所示，根据状态转换表画出状态转换图。图5-21 8421BCD码同步加法计数器的状态转换图（5）如图5-22所示，画出8421BCD码同步加法计数器的时序波形图。图5-22 8421BCD码同步加法计数器的时序波形图（6）检查电路能否自启动。 由于图5-20所示的电路中有4个触发器，它们的状态组合共有16种，而8421BCD码计数器只用了10种，称为有效状态，其余6种状态称为无效状态。在实际工作中，当由于某种原因，使计数器进入无效

17、状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。28421BCD码异步十进制加法计数器 如图5-24所示为JK触发器组成的8421BCD码异步加法计数器的电路结构。图5-24 8421BCD码异步加法计数器的电路结构（1）写出电路的各逻辑方程式。用前面介绍的异步时序逻辑电路分析方法对该电路进行分析。 写出电路的时钟方程组为 写出各触发器的驱动方程为（2）将驱动方程代入JK触发器的特性方程 ，得到各触发器的次态方程为（3）设电路的初状态 ，代入次态方程进行计算，得状态转换表，如表5-9所示。表5-9 8421BCD码异步十进制加法计数器的状态转换表3集成十进制计数

18、器如图5-25所示为74LS160的逻辑符号图。1）8421BCD码同步加法计数器74LS160图5-25 8421BCD码同步加法计数器74LS160的逻辑符号如表5-10所示为74LS160的功能表。表5-10 74LS160的功能表如表5-11所示为74LS290的功能表。2）二五十进制异步加法计数器74LS290表5-11 74LS290的功能表（1）异步清零：当复位输入端 ，且置位输入 时，不论有无时钟脉冲CP，计数器输出将被直接置零。（2）异步置数：当置位输入 时，无论其他输入端状态如何，计数器输出将被直接置9（即 ）。（3）加法计数：当 ，且 时，在计数脉冲（下降沿）作用下，进行

19、二五十进制加法计数。由表可知，74LS290具有以下功能。5.3.3 集成计数器的应用 如图5-26所示为74161同步级联方式组成的8位二进制同步加法计数器。1计数器的级联两个模 计数器级联，可实现 的计数器。1）同步级联图5-26 74161同步级联组成8位二进制加法计数器的电路结构 如图5-27所示为74LS191异步级联方式组成的8位二进制异步可逆计数器。2）异步级联图5-27 74LS191异步级联组成8位二进制可逆计数器的电路结构 如图5-28所示，用两片二五十进制异步加法计数器74LS290采用异步级联的方式组成二位8421BCD码加法计数器，模为 。图5-28 74LS290异

20、步级联组成100进制计数器的电路结构 如图5-29所示为集成计数器74LS161和与非门组成的6进制计数器，其中5-29（a）为该6进制计数器的电路结构，5-29（b）所示为对应的状态转换图。2组成任意进制计数器1）异步清零法图5-29 异步清零法组成6进制计数器 同步清零法适用于具有同步清零端的集成计数器。如图5-30所示为集成计数器74LS163和与非门组成的6进制计数器，其中图5-30（a）所示为该6进制计数器的电路结构，图5-30（b）为对应的状态转换图。2）同步清零法（a）电路结构 （b）状态转换图图5-30 同步清零法组成6进制计数器 如图5-31所示为集成计数器74LS191和与

21、非门组成的10进制计数器，其中图5-31（a）所示为该10进制计数器的电路结构，图5-31（b）所示为对应的状态转换图。该电路的有效状态是00111100，共10个状态，可作为余3码计数器。3）异步预置数法（a）电路结构 （b）状态转换图图5-31 异步置数法组成余3码十进制计数器 同步预置数法适用于具有同步预置端的集成计数器。如图5-32所示为集成计数器74LS160和与非门组成的7进制计数器，其中图5-32（a）所示为该7进制计数器的电路结构，图5-32（b）所示为对应的状态转换图。4）同步预置数法（a）电路结构 （b）状态转换图图5-32 同步预置数法组成的七进制计数器例5.3.1 用7

22、4LS160组成48进制计数器。解： 因为 ，而74LS160为模10计数器，所以要用两片74LS160构成此计数器。其设计思路：先将两芯片采用同步级联方式连接成100进制计数器，然后再借助74LS160异步清零功能，在输入第48个计数脉冲后，计数器输出状态为0100 1000时，高位片的 Q2和低位片的 Q3同时为1，使与非门输出0，加到两芯片异步清零端上，使计数器立即返回0000 0000状态，状态0100 1000仅在极短的瞬间出现，为过渡状态，这样就组成了48进制计数器。如图5-33所示为48进制计数器的电路结构。图5-33 例的电路结构例5.3.2 用某石英晶体振荡器输出脉冲信号的频

23、率为32 768 Hz，用74LS161组成分频器，将其分频为频率为1 Hz的脉冲信号。解： 因为 ，因此32 768 Hz的脉冲信号经15级二分频，就可获得频率为1 Hz的脉冲信号。3组成分频器 如图5-34所示为15级二分频电路，将四片74LS161级联，高位片（4）的 Q2输出即为频率为1 Hz的脉冲信号。图5-34 例的电路结构4组成序列信号发生器图5-35 计数器组成的序列信号发生器 如图5-35所示为74LS161及门电路组成的序列信号发生器，其中74LS161与 G1组成模5计数器，且 。如表5-12所示为该序列信号发生器的状态转换表。表5-12 序列信号发生器的状态表 由于 ，

24、故不同状态下的输出如该表右列所示，因此该信号发生器是一个01010序列信号发生器，序列长度 。（1）构成一个模P计数器。（2）选择适当的数据选择器，把欲产生的序列按规定的顺序加在数据选择器的数据输入端，并把地址输入端与计数器的输出端适当地连接在一起。 用计数器辅以数据选择器可以方便地构成各种序列发生器，主要包括以下两步。例5.3.3 试用计数器74LS161和数据选择器设计一个01100011序列发生器。解： 由于序列长度 ，故将74LS161组成模8计数器，并选用数据选择器74LS151产生所需序列。如图5-36所示为该序列信号发生器的电路结构。图5-36 例的电路结构5组成脉冲分配器 如图

25、5-37所示为计数器74LS161和译码器74LS138组成的脉冲分配器。图5-37 74LS161和74LS138组成的脉冲分配器图5-38 脉冲分配器的输出波形图 分析电路可知，74LS161组成模8计数器，使输出状态 在000111之间循环变化，根据译码器的工作原理，可得输出端 的脉冲序列，如图5-38所示。 分析电路可知，74LS161组成模8计数器，使输出状态 在000111之间循环变化，根据译码器的工作原理，可得输出端 的脉冲序列，如图5-38所示。图5-38 脉冲分配器的输出波形图5.4 数码寄存器与移位寄存器1数码寄存器2移位寄存器5.4.1 数码寄存器如图5-39所示为D触发

26、器组成的4位集成寄存器74LSl75的电路结构。图5-39 4位集成寄存器74LSl75的电路结构图5-40 4位集成寄存器74LSl75的引脚图 如图5-40所示为4位集成寄存器74LSl75的引脚图，其中RD 是异步清零控制端， 是并行数据输入端，CP为时钟脉冲端， 是并行数据输出端， 是反码数据输出端。如表5-13所示为74LS175的功能表。表5-13 74LS175的功能表5.4.2 移位寄存器如图5-41所示为D触发器组成的4位右移寄存器的电路结构。1单向移位寄存器1）4位右移寄存器图5-41 4位右移寄存器的电路结构 设移位寄存器的初始状态为0000，串行输入数码 ，从高位到低位

27、依次输入。在4个移位脉冲作用后，输入的4位串行数码1101全部存入了寄存器中。如表5-14所示为4位右移寄存器的状态转换表。表5-14 4位右移寄存器的状态状态表表5-14（续）如图5-42所示为4位右移寄存器的时序波形图。图5-42 4位右移寄存器的时序波形图 图5-42中第5到第8个CP脉冲及所对应的 Q3，Q2 ，Q1 ，Q0波形，就是将4位数码1101串行输出的过程。如图5-43所示为D触发器组成的4位左移寄存器的电路结构。2）4位左移寄存器图5-43 4位左移寄存器的电路结构 图5-43中，数码从串行输入端输入，输出可以是串行输出或并行输出，移位操作由“左移控制”端控制。 如图5-4

28、4所示，将图5-41所示的右移寄存器与图5-43所示的左移寄存器组合起来，并引入控制端S便构成既可左移又可右移的双向移位寄存器。2双向移位寄存器图5-44 4位双向移位寄存器的电路结构由图5-44可知该电路的驱动方程为式中，DSR 为右移串行输入端， DSL为左移串行输入端。 当 时， ，在CP脉冲作用下，实现右移操作；当 时 ，在CP脉冲作用下，实现左移操作。如图5-45所示为4位集成移位寄存器74LS194的逻辑符号及引脚图。3集成移位寄存器74LS194（a）逻辑符号 （b）引脚图图5-45 集成移位寄存器74LS194 如表5-15所示为74LS194的功能表。表5-15 74LS19

29、4的功能表（1）当 时，异步清零，输出与其他输入状态及CP无关。（2）当 时，不论有无CP到来，各触发器保持工作状态不变。（3）当 时，在CP上升沿的作用下，实现右移（上移）操作，流向是SR Q0 Q1 Q2 Q3 。（4）当 时，在CP上升沿的作用下，实现左移（下移）操作，流向是 SL Q3 Q2 Q1 Q0 。（5）当 时，在CP上升沿的作用下，实现置数操作：d0 Q0 ，d1 Q1 ， d2 Q2 ， d3 Q3 。由表可知，74LS194具有以下功能。5.5 同步时序逻辑电路的设计方法1同步时序逻辑电路的设计方法2异步时序逻辑电路的设计方法5.5.1 同步时序逻辑电路的设计方法（1）根

30、据设计要求，设定状态，导出对应状态图或状态表。（2）状态化简，消去原始状态图（表）中一些多余状态。（3）状态分配，又称状态编码。（4）选择合适的触发器类型，以便简化电路结构。（5）根据编码状态表以及所采用触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。1同步时序逻辑电路的设计步骤2同步计数器的设计举例例5.5.1 设计一个同步5进制加法计数器。解：（1）根据设计要求，设定状态，画出状态转换图。如图5-46所示，画出5进制加法计数器的状态转换图。图5-46 例的状态转换图 由于是5进制计数器，所以应有5个不同的状态，分别用

31、表示；在计数脉冲CP作用下，5个状态循环翻转；在状态为 时，进位输出 。（2）状态化简。5进制计数器应有5个状态，不须化简。（3）状态分配。由式 可知，应采用3位二进制代码，因此该计数器选用三位自然二进制加法计数编码，即 ， ， 。如表5-16所示列出电路的状态转换编码表。（4）选择触发器。本例选用功能比较灵活的JK触发器。（5）求各触发器的驱动方程和进位输出方程。表5-16 例的状态转换表如表5-17所示，列出JK触发器的驱动表。方法一：表5-17 JK触发器的驱动表 三个无效状态101，110，111作无关项处理，根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图，如图5-47所示

32、。图5-47 例各触发器的驱动卡诺图再画出输出卡诺图，可得电路的输出方程为将各驱动方程与输出方程归纳为方法二： 如图5-48所示，根据表5-16状态转换表画出 四个卡诺图。图5-48 例5.5.1次态 和输出Y的卡诺图由卡诺图得到电路的状态方程和输出方程为 因为选用的是JK触发器，根据JK触发器特性方程的标准形式 ，将上述状态方程化为特性方程标准形式即可找出驱动方程为（6）如图5-49所示，根据驱动方程和输出方程，画出5进制计数器的电路结构。图5-49 例的电路结构（7）如图5-50所示，利用逻辑分析的方法画出电路完整的状态图，检查电路能否自启动。由图5-49分析可知，电路进入无效状态101，

33、110，111时，在CP脉冲作用下可分别进入有效状态010，010，000，所以电路能够自启动。图5-50 例完整的状态转换图3一般时序逻辑电路的设计举例解：（1）根据设计要求，设定状态，画出状态转换图。其中，S0 为初始状态或没有收到1时的状态； S1 为收到一个1后的状态； S2 为连续收到两个1后的状态； S3为连续收到三个1（以及三个以上1）后的状态。例5.5.2 一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1（以及三个以上1）时，该电路输出 ，否则输出 。（2）如图5-51所示，根据题意画出原始状态转换图。图5-51 例的原始状态转换图（3

34、）状态化简。状态化简就是合并等效状态，即将那些在相同的输入条件下，输出相同、次态也相同的状态进行合并。原始状态转换图中，由于 S2和 S3是等价状态，所以将 S2 和 S3 合并，并用 S2表示，得到化简后的状态转换图，如图5-52所示。图5-52 例化简后的状态转换图表5-18 例的编码状态转换表（4）状态分配。本例取 。如表5-18所示列出电路的状态转换表。（5）本例选用2个D触发器，求出电路的状态方程、驱动方程和输出方程。方法一：如表5-19所示，列出D触发器的驱动表。表5-19 D触发器的驱动表 如图5-53所示，根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图。图5-53 例各触发器的驱动卡诺图如图5-54所示，画出串行数据检测器的次态和输出卡诺图。图5-54 例的次态和输出卡诺图由输出卡诺图可得电路的输出方程为