典型CPU简介一Intel80868088课件

1、4.5 典型CPU简介一、Intel8086/8088相同点： 都是16位机，外部地址线都是20条。 内部结构基本相同不同点： 系统总线中的数据线8086是16位，而8088数据线是8位。 8086是16位计算机，但称8088是准16位机8086/8088CPU 1.EU 2.BIU8086/8088的内部结构1. EU(Execute Unit)从指令队列里取出指令代码，由EU控制器进行译码后产生对应的控制信号到各部件以完成指令规定的操作对操作数进行算逻运算，并将运算结果的特征状态存放在标志寄存器中由于EU不直接与系统总线连接，由此当需要与主存储器或I/O端口传送数据时，EU向BIU发出命令

2、，并提供给BIU16位有效地址与传送的数据2. BIU(Bus Interface Unit)从主存取出指令送到指令队列中排队从主存或I/O端口取操作数或存放运算结果计算并形成访问贮存的20位物理地址8086/8088CPU8086/8088主存地址的形成8088/8086有20根地址线，可以将主存储器编上220个内存单元，即1M内存。 20根地址线需要一次提供20个信号，但是我们的计算机是16位宽度，16位的CPU宽度如何由CPU提供20位的地址信号呢？ 20位的寄存器和一个16位寄存器进行加法来得到一个20位的地址信号8086/8088CPU二、提高整机处理能力1.元器件技术，提高器件的性

3、能2.改进系统结构，开发系统的并行性1）纳米电子器件 2）量子计算机3）光学计算机 4）超导技术 5）生物计算机三、系统的并行性时间上互相重叠2. 并行性的等级指令级（指令之间）过程级（程序、进程）两个或两个以上事件在 同一时刻 发生两个或两个以上事件在 同一时间段 发生并行1. 并行的概念粗粒度软件实现细粒度硬件实现并发同时指令流水线结构完成一条指令分 6 段， 每段需一个时钟周期地址形成部件CO指令译码部件DI取操作数部件FO取指令部件FI操作执行部件EI回写结果部件WO3. 指令的六级流水六级流水14 个时间单位串行执行6 9 54 时间单位完成 一条指令6 个时间单位COFOEIWOD

4、IFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFI指令 1指令 2指令 3指令 4指令 5指令 6指令 7指令 8指令 9 1 2 3 4 5 6 7 8 9 10 11 12 13 14t指令 1 与指令 4 冲突指令 2 与指令 5 冲突指令1、指令3、指令 6 冲突COFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEIWODIFICOFOEI

5、WODIFICOFOEIWODIFI指令 1指令 2指令 3指令 4指令 5指令 6指令 7指令 8指令 9 1 2 3 4 5 6 7 8 9 10 11 12 13 14t三、影响指令流水性能的因素1. 访存冲突解决办法 指令存储器和数据存储器分开 指令预取技术 （适用于访存周期短的情况）2. 相关问题程序的相近指令之间出现某种关联使指令流水出现停顿 影响流水线效率(1) 控制相关WOEIFOCODIWOEIFODIFIFIDIFICOFIFOCODIFIWOEIFOCODIFIDIFOEIWOEIFOCOFIDICOWODIFICOFI指令 1指令 2指令 3指令 4指令 5指令 6指令

6、 7指令15指令16 1 2 3 4 5 6 7 8 9 10 11 12 13 14转移损失t设 指令3 是转移指令JNE 指令必须等CMP 指令的结果才能判断出是转移还是顺序执行LDA # 0LDX # 0INXCMP # NJNE MDIV # NSTA ANSADD X, DM(2) 数据相关几条相近的指令间，共用 同一存储单元 或 同一寄存器 时，会出现 数据相关ADD R1，R2如：SUB R1，R3采用 旁路技术解决办法寄存器组锁存器锁存器ALU四、流水线的多发技术 1. 超标量技术 每个时钟周期内可 并发多条独立指令 不能调整 指令的 执行顺序配置多个功能部件 通过编译优化技术

7、，把可并行执行的指令搭配起来IF ID EX WR0 1 2 3 4 5 6 7 8 9 10 11 12 13t3. 超长指令字 采用 多个处理部件具有 多个操作码字段 的 超长指令字（可达几百位）由编译程序 挖掘 出指令间 潜在 的 并行性，将 多条 能 并行操作 的指令组合成 一条IF ID EX WR0 1 2 3 4 5 6 7 8 9 10 11 12 13t五、流水线结构1. 指令流水线结构完成一条指令分 7 段， 每段需一个时钟周期若 流水线不出现断流1 个时钟周期出 1 结果不采用流水技术7 个时钟周期出 1 结果理想情况下，7 级流水 的速度是不采用流水技术的 7 倍地址形

8、成部件指令译码部件取操作数部件取指令部件操作执行部件回写结果部件修改指令指针部件锁存锁存锁存锁存锁存锁存六、Pentium CPU Pentium是Intel公司于1993年推出的新一代32位微处理器。它的集成度为310万个晶体管（Intel 8088仅为2.9万个，Intel 80286为14.4万个，80486为120万个），其中除70的晶体管用于与80386兼容的单元外，绝大部分用于提高整机性能上，如优化的超高速缓存、超标量结构及超流水线、转移指令预测、高速浮点部件等，从而使它在微型计算机发展史上占有重要的地位。它有如下特点： 1. 超标量处理结构 如图436所示，Pentium的超标量

9、处理结构指在硬件上具有两条分开的整数流水线U流水线和V流水线。每条流水线在一个周期内可流出一条常用指令，整个系统可以在一个周期内流出两条整数指令。两条流水线分别拥有自己的ALU，当两条指令不相关时，Pentium便可以同时执行它们。对于简单命令，Pentium处理器利用硬件上的布线逻辑代替微代码指令；对于较复杂的指令，Pentium处理器则采用经过优化的微代码，通过优化来影响编译生成命令的顺序。 下图分别为Intel 80486 CPU和Pentium CPU整数流水线的执行情况。(a) 80486 CPU (b) Pentium 80486 CPU与Pentium的整数流水线作业示意2. 高

10、性能的浮点运算单元 早期的微处理器不具备浮点运算功能，要进行复杂计算及图形处理必须借助浮点运算协处理器。80486在CPU中增加了内置浮点运算协处理器，而Pentium又在80486的基础上作了重大改进。它的浮点部件内具有自己的浮点寄存器堆、加法器和乘/除法器。它的FPU单元含有八级流水线及硬件实现的运算功能。8级流水线中前5级是和整数部件相同的，但后3级是专用的。 大部分浮点指令首先在其中的一个整数流水线内开始执行，然后移往浮点流水线。对于常用的浮点运算如加、乘及除等，均用硬件实施，以提高执行速度。 3. 指令转移预测 Pentium处理器有两个行长为32字节的预取缓冲区。Pentium有一

11、个转移目标缓冲存储器BTB (Branch Target Buffer) 用以保存有关的历史信息，在遇到转移时，预测是否发生转移以及将使用哪一条支线，预测准则是基于先前曾使用的支线将会再度使用。如果BTB预测不发生转移，预取指令将继续进行；如果BTB预测将发生转移，则另一个预取缓冲区将根据预测预取指令。因此，不管转移实际上发生与否，所需的指令永远是在执行以前预先取出来。如果BTB预测正确，流水线将毫不延迟地执行下去，否则Pentium将尽快使流水线得到刷新，并且去取正确的指令。 Pentium处理器的数据高速缓冲存储器还采用了两项重要技术：回写式(write back)高速缓冲及MESI (M

12、odified，Exclusive，Shared，Invalid修改/独用/共享/无效) 协议。回写式技术是指当写操作命中超高速缓存时，不需要像通写(write through)方式那样把数据写入超高速缓存的同时即写入主存，而是采用将CPU送来的数据写入超高速缓存时在对应的超高速缓存标志位 (modified bit)上做标志的方法，表明此行内容与主存中的原本内容已不一致，等到该行需要更新时再复制回主存。此技术可以减少内存写入操作次数，提高存储系统的整体性能。MESI协议则可以确保超高速缓存内数据与主存数据的一致性。 5. 其他技术特点(1) 增强的64位数据总线 Pentium把数据超高速缓存与总线部件之间的数据总线扩展为64位，使得66 MHZ下的数据传输率提高到528 Mb/s，而486在50MHz下数据传输率为16Mb/s。(2) 多重处理支援 Pentium最适合于两个或多个Pentium的多重处理系统。Pentium处理器运用MESI协议使超高速缓存与主存之间的数据保持一致性。(3) 错