存储器及其组成设计

1、存储器及其组成设计第1页，共44页，2022年，5月20日，16点3分，星期二在现代计算机中,存储器处于全机中心地位3.1 概述存储器运算器控制器输入输出第2页，共44页，2022年，5月20日，16点3分，星期二复习：存储器各个概念之间的关系单元地址00000001.XXXX存储单元存储元存储体第3页，共44页，2022年，5月20日，16点3分，星期二1. 存储容量（Memory Capacity ） 存储器由若干“存储单元”组成，每一单元存放一个“字节”的信息1字节（Byte)即为8位二进制数 2字节即为1个“字”(word)4字节即为1个“双字”(Dword)1K容量为1024个单元

2、1M=1024K=1024*1024单元 1G=1024M 1T=1024G 10000101一.计算机系统存储器的主要性能指标 第4页，共44页，2022年，5月20日，16点3分，星期二2. 存取时间（Memory Access Time） 3存储周期 (Memory Cycle Time) 4可靠性 （Reliability）5功耗与集成度（Power Loss and Integration Level） 6性能价格比(Cost Performance) 7存取宽度 (Access Width) 第5页，共44页，2022年，5月20日，16点3分，星期二二.存储器分类:1. 按存储介

3、质分 半导体存储器：用半导体器件组成的存储器。磁表面存储器：用磁性材料做成的存储器。2. 按存储方式分 随机存储器：任何存储单元的内容都能被随机存取，且存取 时间和存储单元的物理位置无关。 顺序存储器：只能按某种顺序来存取，存取时间和存储单元 的物理位置有关。第6页，共44页，2022年，5月20日，16点3分，星期二3. 按存储器的读写功能分 只读存储器(ROM)：存储的内容是固定不变的，只能读出而 不能写入的半导体存储器。随机读写存储器(RAM)：既能读出又能写入的半导体存储器。 4. 按信息的可保存性分 非永久记忆的存储器：断电后信息即消失的存储器。永久记忆性存储器：断电后仍能保存信息的

4、存储器。5. 按在计算机系统中的作用分 根据存储器在计算机系统中所起的作用，可分为: 主存储器、辅助存储器、高速缓冲存储器、 控制存储器等。第7页，共44页，2022年，5月20日，16点3分，星期二 半导体存储器 只读 存储器 ROM 随机读写存储器RAM 掩膜ROM 可编程ROM （PROM ） 可擦除ROM （EPPROM ） 电擦除ROM （E2PROM ） 静态RAM （SRAM ） 动态RAM （DRAM ） 半导体存储器第8页，共44页，2022年，5月20日，16点3分，星期二内存条:由于动态RAM集成度高，价格较便宜，在微机系统中使用的动态RAM组装在一个条状的印刷板上。系统

5、配有动态RAM刷新控制电路，不断对所存信息进行“再生”。 1. RAM：随机存储器,是“内存”的重要组成部分，CPU执行指令可对其进行“读”、“写” 操作。静态RAM：集成度低，信息稳定，读写速度快。动态RAM：集成度高，容量大，缺点是信息存储不稳定，只能保持几个毫秒，为此要不断进行“信息再生”，即进行 “刷新”操作。 第9页，共44页，2022年，5月20日，16点3分，星期二2.ROM:只读存储器， 所存信息只能读出,不能写入。 缺点不能重写只能一次性改写只读存储器 掩模式 (ROM)一次编程(PROM) 多次编程(EPROM)(EEPRPM)定义数据在芯片制造过程中就确定 用户可自行改变

6、产品中某些存储元 可以用紫外光照 射或电擦除原来的数据，然后再重新写入新的数据优点 可靠性和集成度高，价格便宜 可以根据用户需要编程 可以多次改写ROM中的内容闪速存储器Flash memory第10页，共44页，2022年，5月20日，16点3分，星期二4.高速缓冲存储器Cache: Cache位于CPU与主存储器之间，由高速静态RAM组成。容量较小，为提高整机的运行速度而设置, 应用程序不能访问Cache，CPU内部也有Cache。3.ROM / EPROM在微机系统中的应用: 存放“基本输入/输出系统程序”(简称BIOS)。 BIOS是计算机最底层的系统管理程序,操作系统和用户程序均可调

7、用。第11页，共44页，2022年，5月20日，16点3分，星期二5.闪速存储器什么是闪速存储器？Flash Memory 闪速存储器是一种高密度、非易失性的读/写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。特点：固有的非易失性(2) 廉价的高密度(3) 可直接执行(4) 固态性能第12页，共44页，2022年，5月20日，16点3分，星期二 闪速存储器的工作原理电擦除和重新编程能力 闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新编程能力。28F256A引入一个指令寄存器来实现这种功能。其作用是：(1)保证TTL电平的控制信号输入；(2)在擦除和编程过程中稳定供

8、电；(3)最大限度的与EPROM兼容。第13页，共44页，2022年，5月20日，16点3分，星期二 采用并行操作方式 -双端口存储器芯片技术 研究开发高性能芯片技术，如： DRAMFPMDEDO EDRAMCDRAMSDRAMRambusDRAM。6.高速存储器 采用并行主存储器,提高读出并行性 -多模块交叉存储器 主存储器采用更高速的技术来缩短存储器的读出时间-相联存储器(2) 结构技术 由于CPU和主存储器在速度上不匹配，限制了高速计算。 为了使CPU不至因为等待存储器读写操作的完成而无事可做，可以采取一些加速CPU和存储器之间有效传输的特殊措施。第14页，共44页，2022年，5月20

9、日，16点3分，星期二1. 存储体 一个基本存储电路只能存储一个二进制位。 将基本的存储电路有规则地组织起来，就是存储体。 存储体又有不同的组织形式： 将各个字的同一位组织在一个芯片中，如：8118 16K*1（DRAM） 将各个字的 4位 组织在一个芯片中， 如：2114 1K*4 （SRAM） 将各个字的 8位 组织在一个芯片中， 如：6116 2K*8 （SRAM）。 2. 外围电路 为了区别不同的存储单元，就给他们各起一个号给于不同的地 址，以地址号来选择不同的存储单元。 于是电路中要有 地址译码器、I/O电路、片选控制端CS、输出缓冲 器 等外围电路三. 存储器（芯片）结构与存储原理

10、第15页，共44页，2022年，5月20日，16点3分，星期二故： 存储器（芯片） = 存储体 + 外围电路第16页，共44页，2022年，5月20日，16点3分，星期二3. 存储原理小 园 点：存储空间，每一个都有一个唯一的地址线同它相连（bit)地址译码器：接收到地址总线送来的地址数据之后，它会根据这个数据定位CPU想要调用的数据所在的位置，然后数据总线就会把其中的数据传送到CPU 第17页，共44页，2022年，5月20日，16点3分，星期二4. 地址译码 单译码方式适用于小容量存储器中，只有一个译码器。第18页，共44页，2022年，5月20日，16点3分，星期二双译码方式地址译码器分

11、成两个，可减少选择线的数目。例：1024 * 1 的存储器第19页，共44页，2022年，5月20日，16点3分，星期二5. 驱动器 双译码结构中，在译码器输出后加驱动器，驱动挂在各条X方向选择线上的所有存储元电路。6. I/O电路 处于数据总线和被选用的单元之间， 控制被选中的单元读出或写入，放大信息。第20页，共44页，2022年，5月20日，16点3分，星期二7. 片选 在地址选择时，首先要选片,只有当片选信号有效时，此片所连的地址线才有效。第21页，共44页，2022年，5月20日，16点3分，星期二8. 输出驱动电路 为了扩展存储器的容量，常需要将几个芯片的数据线并联使用；另外存储器

12、的读出数据或写入数据都放在双向的数据总线上。这就用到三态输出缓冲器。第22页，共44页，2022年，5月20日，16点3分，星期二8. 一个实际的静态RAM的例子Intel 2114 存储器芯片1024 * 4 的存储器4096 个基本存储单元，排成 64 * 64 的矩阵，需 10 根地址线寻址。 X 译码器输出 64 根选择线，分别选择 1-64 行， Y 译码器输出 16 根选择线，分别选择 1-16 列控制各列的位线控制门。写允许片选第23页，共44页，2022年，5月20日，16点3分，星期二16M容量的存储器地址范围：000000HFFFFFFH 由24根地址线提供地址码。1M容量

13、的存储器地址范围：00000HFFFFFH 由20根地址线提供地址码。四.存储器的读写操作: 系统为每一单元编排一个地址，地址码为二进制数，习惯上写成16进制。1. 存储器容量由地址线“宽度”决定：4G容量的存储器 地址范围：0000,0000HFFFF,FFFFH 由32根地址线提供地址码。第24页，共44页，2022年，5月20日，16点3分，星期二例：容量为8KB（213B）的存储器地址范围：0000H1FFFH，由13根地址线提供地址。A11A12A00000H0001H1FFFH地址译码器读写控制电路存储体存储器读写命令 数据线D0-D8地址线2.存储器读写示意: 第25页，共44页

14、，2022年，5月20日，16点3分，星期二读存储器过程某一存储单元的内容送往CPU数据线。CPU通过地址线发出地址；由地址译码器对地址进行“翻译”, 选中某一存储单元；CPU发出存储器读命令,0000H存储器CPU地址线 A12A01FFFH 地址译码器读写控制电路 CPU控制线 数据线CPU数据线 A110001H89H存储器读命令1234H89H第26页，共44页，2022年，5月20日，16点3分，星期二写存储器过程0000H存储器CPU地址线 A12A01FFFH 地址译码器读写控制电路 CPU控制线 数据线CPU数据线 A110001HCPU通过地址线发出地址，并把数据放到数据线上

15、；110100011010136HCPU发出存储器写命令；存储器写命令由地址译码电路对地址线进行“翻译”,“选中”某一单元；1A35H89H把数据线信息送入选中的存储单元。 36H第27页，共44页，2022年，5月20日，16点3分，星期二3.2 微型计算机系统中的存储器组织 现代计算机中的存储器处于全机中心地位 容量大，速度快，成本低 为解决三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。 对存储器的要求是： 寄存器Cache主存储器辅助存储器第28页，共44页，2022年，5月20日，16点3分，星期二 名称 高速缓冲 存储器 主存储器 外存储器

16、 简称 Cache 主存 外存用途 高速存取指令和数据 存放计算机运行期间的大量程序和数据 存放系统程序和大型数据文件及数据库特点 存取速度快，但存储容量小存取速度较快， 存储容量不大存储容量大，位成本低，速度慢存储器的用途和特点第29页，共44页，2022年，5月20日，16点3分，星期二存储器的基本组织(1) 与CPU的连接 主要是 地址线、控制线、数据线 的连接。(2) 多个芯片连接 设计的存储器容量与实际提供的存储器多有不符。实际使用时，需进行字和位扩展(多个芯片连接），组成所需要的实际的存储器例如：存储器容量为8K8，若选用2114芯片(1K 4)，则需要：第30页，共44页，202

17、2年，5月20日，16点3分，星期二A0A12D0D7位扩展法 只加大字长，而存储器的字数与存储器芯片字数一致, 对片子没有选片要求。用8k*1的片子组成8k*8的存储器需 8 个芯片地址线需 13 根 数据线 8 根 控制线 WR接存储器的WE 第31页，共44页，2022年，5月20日，16点3分，星期二2:416K816K816K816K8字扩展法用16K8位的芯片组成64K8位的存储器需4个芯片 地址线 共需16根 片内：(214 = 16384) 14根，选片：2根 数据线 8根 控制线 WE 第32页，共44页，2022年，5月20日，16点3分，星期二最低地址最高地址C000FF

18、FF00,0000,0000,000011,1111,1111,111111114最低地址最高地址8000BFFF00,0000,0000,000011,1111,1111,111110103最低地址最高地址40007FFF00,0000,0000,000011,1111,1111,111101012最低地址最高地址00003FFF00,0000,0000,000011,1111,1111,111100001说明总地址片内A13 A12 .A1 A0选片A15 A14地址片号地址空间分配表第33页，共44页，2022年，5月20日，16点3分，星期二CPU用1k 4 的存储器芯片 2114 组

19、成 2k 8 的存储器字位同时扩展法第34页，共44页，2022年，5月20日，16点3分，星期二例： 有若干片1K8位的SRAM芯片，采用字扩展方法构成4KB存储器，问：(1) 需要多少片RAM芯片？(2) 该存储器需要多少地址位？(3) 画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ和R/W#。(4) 给出地址译码器的逻辑表达式。第35页，共44页，2022年，5月20日，16点3分，星期二*ramsel0 = A11A10*MREQramsel1 = A11*A10*MREQramsel2 = A11*A10*MREQramsel3 = A11

20、*A10*MREQ解：(1) 需要4K/1K = 4片SRAM芯片； (2) 存储器容量4KB，需要12条地址线 (3) 译码器的输出信号逻辑表达式为： ramsel32-4译码ramsel2ramsel1ramsel0A11A10A11A0A9A0OEMREQR/W#CPUD7D0D7D0D7D0D7D0D7D0WE* A CE1K8WE* A CE1K8WE* A CE1K8DWE* A CE1K8DDD第36页，共44页，2022年，5月20日，16点3分，星期二例 设有若干片256K8位的SRAM芯片，问：(1) 采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？(2) 该

21、存储器需要多少字节地址位？(3) 画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。第37页，共44页，2022年，5月20日，16点3分，星期二解：(1) 该存储器需要2048K/256K = 8片SRAM芯片； (2) 需要21条地址线，因为221=2048K，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。 (3) 该存储器与CPU连接： ramsel73-8译码ramsel2ramsel1ramsel0A20-18A20-0A17-0OE#MREQ#R/W#CPUD7D0D7D0D7D0D7D0D7D0WE A CE2

22、56K8DWE A CE256K8DWE A CE256K8DWE A CE256K8D第38页，共44页，2022年，5月20日，16点3分，星期二2.存储器举例CPU的地址总线16根(A15A0，A0为低位)；双向数据总线8根(D7D0)，控制总线中与主存有关的信号有： MREQ，R/W。主存地址空间分配如下： 08191为系统程序区，由只读存储芯片组成； 819232767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。 现有如下存储器芯片： EPROM：8K8位(控制端仅有CS); SRAM：16K1位，2K8位，4K8位，8K8位.第39页，共44页，2022年，5月20

23、日，16点3分，星期二解： (1) 主存地址空间分布如图所示。16根地址线寻址 64K 0000 FFFFH(65535) EPROM：8K8位SRAM：16K1位，2K8位，4K8位，8K8位.00001FFF20007FFFF800FFFF63488请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及38译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。第40页，共44页，2022年，5月20日，16点3分，星期二(2) 连接电路片内寻址：8K芯片片内13根 A12A02K芯片片内11根 A10A0片间寻址：前32K A15A1