25GHzPLL锁定检测电路分析实现毕业论文-

1、邮电学院 题目:2.5G Hz锁相环锁定检测电路的分析与实现 学生教师 职称西贝计算机科学与技术特定主题电子信息科学与技术科目2.5GHz锁相环锁定检测电路的分析与实现任务和要求2.5GHz锁相环锁定检测电路是在一定水平上正向设计的，在此基础上，对反向提取的全定制电路进行了分析和整理。通过重新设计，可以在SMIC 0.18CMOS模型下进行晶体管级仿真，要求提交:2.5GHz锁相环锁定检测电路工作原理分析报告；2.5GHz锁相环锁定检测电路的正向设计方案；2.5GHz PLL锁定检测电路反向提取分析结果；SMIC 0.18 CMOS 2.5 GHz PLL锁定检测电路的重新设计；2.5GHz

2、PLL锁定检测电路的晶体管级仿真报告；2.5GHz锁相环锁定检测电路的Verilog硬件语言描述。开始日期2006年3月6日完工日期2006年6月11日院长(签名)2006年 Xi游薛颠苑毕业设计(论文)工作计划林教授，的学生导师。电子信息科学与技术计算机科学与技术系2.5GHz锁相环锁定检测电路的分析与实现_工作进程开始和结束时间工作职责开始和结束时间工作职责第一周3.6-3.12，完成知识储备，认真复习模拟CMOS集成电路的设计方法和基本原理。第二周3.13-3.19，掌握PLL的工作原理，学习UNIX操作系统的基本操作，提交毕业设计开题报告。第三周3.20-3.26，学习HSPICE仿真

3、工具和CANENCE等EDA仿真工具的使用。第四周3.27-4.2完成2.5G HZ PLL锁定检测电路正向设计方案，提供2.5G HZ PLL锁定检测电路正向设计方案报告。第五周，4.3-4.9，反萃取全定制电路分析整理。第6周，4.10-4.16，继续分析整理反向提取的全定制电路。第7周4.17-4.23提供分析报告，进行期中考试。第8周，4.24-4.30，在SMIC 0.18CMOS模型下进行晶体管级的重新设计和仿真。第9周5.1-5.7提供SMIC 0.18CMOS模型下的晶体管级仿真报告。第10周5.8-5.14提供2.5GHz PLL锁定检测电路的晶体管级仿真报告。第11周5.1

4、5-5.21，用Verilog硬件描述语言编写检测电路原码，进行后期检查。毕业设计论文第12周5月22日至5月28日。第13周，5.29到6.4就要完成毕业论文了。第14周6.5 6.11完成毕业设计答辩。主要参考书目(信息)主要参考书目(信息)主要参考书目(信息)相关论文(电子版)；林:XDD6999锁相环单元设计方案草稿2.0，2004；CMOS模拟电路设计:HSPICE手册；癌症手册；储振勇、翁牧云，电子科技大学FPGA设计与应用，2003年7月；主要仪器设备和材料主要仪器设备和材料1.SUN工作站；2.EDA工具软件(CANENCE HSPICE等。);3.相关书籍和资料。论文论文(设

5、计)过程中教师的教学安排每周听取学生工作汇报，至少专题指导1 2次；随时解决学生设计中遇到的问题。计划的描述计划的描述没有邮电学院计算机科学与技术系电子信息科学与技术2002级03班主题:2.5 G Hz PLL锁定检测电路分析与实现1.本课题涉及的问题及其应用现状的总结。本课题来源于一个科研项目。锁相环广泛应用于显示电子和通信领域。随着超大规模集成电路技术的发展，设计和实现高速锁相环成为可能。锁相环是一个比较输出相位和输入相位的反馈系统。本课题是在广泛调研和收集资料的基础上，深入了解锁相环的工作原理，了解锁相环的电路结构，认识到锁相环由鉴相器PD、低通滤波器LPF和压控振荡器VCO三部分组成

6、。鉴相器的作用是比较相位，低通滤波器的作用是滤除高频成分，振荡器的作用是改变振荡频率。它是由锁相环鉴相器和压控振荡器组成的反馈系统。鉴相器比较输入和输出的相位，产生误差改变VCO的振荡频率，直到相位对齐，即实现锁相。本课题涉及的主要问题是检测输入信号和反馈信号，从而检测锁相环是否达到锁定状态。然后，对高速2.5GHz PLL锁定检测电路进行了正向一定级别的设计，并在此基础上对反向抽取的全定制电路进行了分析和整理。通过重新设计，在SMIC 0.18CMOS模型下进行晶体管级仿真，并用Verilog硬件语言描述，为整个电路的工艺移植奠定了基础。高速锁相环广泛应用于各种工程项目中。高速锁相环在跟踪滤

7、波器中起着重要的作用，跟踪滤波器是一种带通滤波器，其中心频率可以自动跟踪输入信号载波频率的变化。根据锁相环的工作原理，锁相环本身就有这样的性能；高速锁相环在调制解调器、频率合成、载波同步、位同步、调频立体声解码、彩色副载波同步、电机转速控制和锁相接收机中起着重要的作用。此外，高速锁相环还用于移相器、频率转换、自动跟踪调谐和微波锁相频率源。2.本课题拟研究的关键问题、解决方案及达到预期目标的可行性分析。本课题需要重点解决的关键问题是了解锁相环检测的原理，锁相环如何比较输入信号和反馈信号得到锁相环锁定，最终完成2.5G HZ锁相环锁定检测电路的正向设计方案。在此基础上，对反向提取的全定制电路进行了

8、分析和整理，并通过重新设计在SMIC 0.18CMOS模型下进行了晶体管级仿真。在研究这个问题之前，我们应该先看看关于PLL和CMOS集成电路设计方法的书籍。对锁相环的工作原理有清晰的认识。锁相环的结构要深入到零件的每个晶体管。你必须具备模拟电路设计的基础知识，认真复习模拟电路的基础知识，掌握模拟CMOS集成电路的设计方法和基本原理。要了解锁相环的结构，锁相环要分成几个模块，每个模块的作用是什么，每个模块的部分结构是如何由几个晶体管组成的，锁相环工作原理的分析报告要讲清楚。最后，为后续工作制定了前期设计方案。虽然设计一个高速PLL检测电路很困难，但从理论上讲，完全可以完成这个任务。随着VLSI

9、技术的发展，模拟IC的设计技术有了很大的提高，模拟IC的速度可以比数字IC快很多倍。特别是随着集成电路向深亚微米工艺发展，集成电路的速度可以达到2.5G HZ，这是本课题的目标。从工具的使用来看，完成这个项目也是有可能的。在完成本项目的过程中，使用了HSPICE仿真工具和EDA仿真工具如CANDNCE、SUN workstation和UNIX操作系统。使用这些工具和软件完全可以满足高速锁相环设计的要求。3.完成本课题的工作计划。要完成这个任务，就要认真复习模拟电路的基础知识，掌握模拟CMOS集成电路的设计方法和基本原理。并对PLL锁相环的结构有清晰的认识。学习晶体管级电路的设计方法，HSPIC

10、E仿真工具和CANDNCE等EDA仿真工具的使用，SUN工作站的使用，UNIX操作系统的基本操作。因此，掌握MATLAB的使用，完成本项目的工作计划如下:第一周:完成知识储备，认真复习模拟CMOS集成电路的设计方法和基本原理；第二周:掌握PLL的工作原理，学习UNIX操作系统的基本操作，提交毕业设计开题报告，提交锁定检测工作原理分析报告；第三周:学习HSPICE仿真工具和CANDNCE等EDA仿真工具的使用；第四周:完成2.5G HZ PLL锁定检测电路正向设计方案，提供2.5G HZ PLL锁定检测电路正向设计方案报告；第五周:分析整理反向提取的全定制电路；第六周:继续分析整理反向提取的全定

11、制电路；第7周:提供分析报告，进行中期检查；第八周:通过重新设计，在SMIC 0.18CMOS模型下通过晶体管级仿真；第九周:提供SMIC 0.18CMOS模型下的晶体管级仿真报告；第十周:提供2.5GHz PLL锁定检测电路的晶体管级仿真报告，并提供报告；第11周:用Verilog硬件描述语言编写检测电路原码，进行后期检查；第12周:毕业设计论文；第13周:完成毕业论文；第14周:完成毕业设计答辩；4.指导教师审查意见。通过收集和阅读文献，廖建军了解了2.5GPLL锁检测线分析与实现项目任务需求的研究现状，认识到项目中的关键技术问题，并提出了解决思路。方案可行，计划合理。指导教师(签名):

12、描述:本报告必须由承担毕业论文(设计)任务的学生在毕业论文(设计)正式开始的第一周的周五前独立完成，并交导师审核。邮电学院毕业设计(论文)评估表学生 性别男人学生编号 主题名称2.5GHz锁相环锁定检测电路的分析与实现研究的主题或问题类型科研课题困难困难的 工作表演讲师的意见廖建军的毕业设计完成了2.5GPLL锁定检测电路的逆向分析与设计。本论文属于模拟集成电路设计，难度较大，工作量较大，完成度较好。写作规则，是一篇优秀的本科毕业设计论文。分项得分:开题研究论证8分；学科质量(试卷容量)48分；创新8分；撰写论文(规则)14分；学习态度9分；外语翻译5分导师审核结果:92导师(签名):林200

13、6年6月7日批评回顾教教师想法学生完成了2.5GPLL锁定检测电路的逆向分析和正向实现。设计方案合理，理论分析有依据，实验数据准确。书写规则，条理清晰。分项得分:所选题目9分；研究论证8分；学科质量(纸容量)46分；创新8分；撰写论文(规则)14分；外语翻译5分评价结果:90。评价老师(签名):邢立东2006年6月8日验收小组意见各项准备充分，资料详实，工作量大，逆向分析任务完成较好，独立解决问题的能力较强。准确回答问题，熟练演示。分项得分:备考9分；毕业设计(论文)质量65分；(操作)答题18分。验收结果:92验收老师(组长)(签字):杜会民2006 . 6 . 9回答争论组想法看见准备充分

14、，表达清晰，概念运用准确，回答问题清晰正确。分项得分:备考14分；情况36分；回答问题35分；仪表5分防守得分:90。辩护小组组长(签名):杜会民2006年6月11日业绩计算方法教师等级20 (%)，评估等级30 (%)，验收等级30 (%)，回复等级20 (%)学生的实际成绩(百分比制)教师等级92，评估等级90，验收等级92回复得分90，总体评价91国防委员会的意见(略)毕业论文(设计)总体评价分数(等级):优秀。国防部国防委员会主任(签名):国防部(签名) 准备充满邮电学院毕业论文(设计)评估表(续)目录 TOC o 1-3 h z u HYPERLINK l _RefHeading_T

15、oc141506165 摘要I HYPERLINK l _RefHeading_Toc141506166 AbstractII HYPERLINK l _RefHeading_Toc141506167 1引言1 HYPERLINK l _RefHeading_Toc141506168 2 2.5G Hz PLL锁定检测电路工作原理分析2 HYPERLINK l _RefHeading_Toc141506169 2.1 锁相环结构简介2 HYPERLINK l _RefHeading_Toc141506170 2.2 锁相环的作用简介2 HYPERLINK l _RefHeading_Toc14

16、1506171 2.3 锁定检测3 HYPERLINK l _RefHeading_Toc141506176 3 2.5G Hz PLL锁定检测电路总体设计方案5 HYPERLINK l _RefHeading_Toc141506177 3.1 概述5 HYPERLINK l _RefHeading_Toc141506178 3.2 设计目标6 HYPERLINK l _RefHeading_Toc141506182 3.3 顶层设计方案7 HYPERLINK l _RefHeading_Toc141506196 3.4 验证与测试11 HYPERLINK l _RefHeading_Toc1

17、41506197 4 2.5G Hz PLL锁定检测电路反向提取分析12 HYPERLINK l _RefHeading_Toc141506198 4.1 锁定检测电路外部引脚12 HYPERLINK l _RefHeading_Toc141506202 4.2 锁定检测电路部结构13 HYPERLINK l _RefHeading_Toc141506208 4.3 锁定检测电路的实现15 HYPERLINK l _RefHeading_Toc141506212 4.4 反向提取的锁定检测电路图16 HYPERLINK l _RefHeading_Toc141506213 5 2.5GHz P

18、LL锁定检测电路SMIC0.18工艺下重新设计17 HYPERLINK l _RefHeading_Toc141506214 5.1 反相器设计17 HYPERLINK l _RefHeading_Toc141506215 5.2 D触发器设计18 HYPERLINK l _RefHeading_Toc141506218 5.3 计数器设计18 HYPERLINK l _RefHeading_Toc141506219 5.4 十八输入或非门设计19 HYPERLINK l _RefHeading_Toc141506223 5.5 与非门设计20 HYPERLINK l _RefHeading_

19、Toc141506224 5.6 时钟设计21 HYPERLINK l _RefHeading_Toc141506225 5.7 锁定检测电路设计小结21 HYPERLINK l _RefHeading_Toc141506226 6 2.5G Hz PLL 锁定检测电路HSPICE 下晶体管级仿真22 HYPERLINK l _RefHeading_Toc141506227 6.1 触发器模块仿真测试22 HYPERLINK l _RefHeading_Toc141506228 6.2 异或门仿真测试23 HYPERLINK l _RefHeading_Toc141506229 6.3 十八输

20、入或非门仿真测试24 HYPERLINK l _RefHeading_Toc141506230 6.4 与非门仿真测试25 HYPERLINK l _RefHeading_Toc141506231 6.5 锁定检测电路整体仿真测试26 HYPERLINK l _RefHeading_Toc141506232 7 2.5G Hz PLL 锁定检测电路verilogHDL 语言描述30 HYPERLINK l _RefHeading_Toc141506233 7.1 基本模块的描述30 HYPERLINK l _RefHeading_Toc141506240 7.2 锁定检测电路的整体描述32 H

21、YPERLINK l _RefHeading_Toc141506243 8 结论33 HYPERLINK l _RefHeading_Toc141506244 致 84 HYPERLINK l _RefHeading_Toc141506245 参考文献84 HYPERLINK l _RefHeading_Toc141506247 附录：锁定检测电路的Verilog硬件语言描述84摘要在集成电路的设计中，需要使芯片的上层时钟与外部时钟同步，并且希望芯片的上层时钟能够在外部时钟输入的高频下使用。基于以上两点，PLL常用于产生芯片上的时钟。然而，随着处理器频率的提高，传统的数字锁相环已经不能满足要求

22、。在本文中，我们将展示一种新的锁相环锁定检测方法。锁定的功能是检测PLL是否锁定。2.5G Hz锁相环锁定检测电路的分析与实现是完成锁定检测电路的正向总体设计方案，锁定检测电路的反向提取，然后基于反向提取电路在SMIC0.18 um工艺下重新设计，并在HSPICE下完成晶体管级仿真。2.5G Hz锁相环锁定检测电路分析和实现的难点和重点是反向电路的提取和SMIC0.18工艺下的重新设计。本文讨论的锁相环可以锁定更高频率的时钟。锁定检测电路采用成熟的SMIC0.18 um工艺。PLL的压控振荡器的输出频率可以高达2.5GHZ，此外，PLL可以将输出频率锁定到2.5GHZ，我们使用模拟电路来取代之

23、前的数字锁定检测电路。与其他锁相环相比，在SMIC0.18 um工艺下，利用本文讨论的锁定检测电路设计的锁相环具有更大的优势。关键词:锁相环锁定检测SMIC0.18um工艺集成电路1导言锁相环主要用于实现频率求和及倍频，广泛应用于电子和通信领域。如文献1所介绍的，集成电路中也使用了PLL，它使集成电路芯片上的部分时钟与外部时钟同步，这样就可以在外部时钟输入的高频下使用芯片的部分时钟。然而，传统的锁相环锁定检测电路往往由数字电路或技术落后的模拟电路实现。如参考文献2所述，随着时钟频率的提高，这种锁相环将无法完成锁定检测，其缺点也逐渐显露出来。随着集成电路技术的提高，特别是SMIC0.18um工艺

24、的成熟，使得设计高速锁定检测电路成为可能。在参考文献3中，讨论了一种基于SMIC0.18um工艺的2.7G Hz高速模拟锁相环。在如此高的频率下，锁相环可以满足现代电路系统的需要，因此设计高速锁定检测电路是必然的。设计高速模拟锁定检测电路最好的方法是参考以前的锁定检测电路图，分析锁定检测电路的功能，然后在新的工艺下设置电路参数，最后完成锁定检测电路的设计。本文讨论的是2.5 G Hz锁相环锁定检测电路的实现，即在正向整体设计完成后，基于反向提取电路，从晶体管上分析锁定检测电路，在目前成熟的SMIC0.18工艺下重新设计提取电路，完成晶体管参数的调试。通过高精度HSPICE下的晶体管级仿真，锁定

25、检测的频率可以检测高速锁相环是否达到锁定。从而促进锁相环的应用。2.5 GHz锁相环锁定检测电路工作原理分析2.1 PLL结构简介锁相环的基本结构它主要由四部分组成:鉴相器、低通滤波器、压控振荡器和分频器。频率相位检测器的功能是比较输入时钟和输出时钟的相位。当两个时钟的相位一致时，意味着锁相环被锁定；否则，锁相环不锁定。此时，频率鉴相器会输出一个控制信号给低通滤波器，然后到达压控振荡器，使压控振荡器改变输出时钟的频率和相位，使其与输出时钟的相位保持一致。低通滤波器的作用是实现滤波功能。由于鉴频鉴相器输出的信号中含有一定的高频部分，这些高频部分对于压控振荡器来说是不必要的，使得压控振荡器工作不正

26、常。所以要用低通滤波器滤除信号中的高频部分。VCO的作用是接收频率和相位检测器输出的滤波信号，并控制VCO改变输出时钟的频率和相位。如果直接将输入信号的相位与输出信号进行比较，由于输出时钟的频率很高，因此很难实现。分频器的作用是对输出信号进行分频，降低其频率，从而与输入信号进行相位和频率的比较。2.2 PLL的作用简介广泛应用于锁相电子、通信和仪器中，主要用于倍频和频率合成。图2-2是倍频的电路图。输入相位或频率的改变将导致相应的输出改变N倍。这个电路不同于电压放大器。PLL提供等于m的精确放大系数，该特性源于无限环路增益。其次，可以通过改变除数因子n来改变输出频率。图2-3是频率合成的电路图

27、。该电路图类似于倍频电路图，因为分频因子N可以改变，并且可以根据模式选择而改变。通道控制是一个用于改变n值的数字，因为的相对精度等于的相对精度。2.3锁定检测2.3.1锁定检测功能锁定的作用是比较输入时钟和输出时钟，包括频率和相位的比较。当两者的频率和相位相同时，说明锁相环被锁定。锁定的方法有很多种，可以用异或门来实现。当两个输入时钟的相位和频率不同时，输出结果不全是0，这意味着锁相环没有锁定。当两个输入时钟的相位和频率相同时，输出结果都为0，表示锁相环被锁定。一个简单可行的方法就是数两个时钟。从某个时刻开始，如果两个计数器的计数值在某个时间段内相等，就意味着输入时钟和输出时钟的相位被锁定。由

28、于两个时钟的频率相对较高，如果直接进行计数操作，将很难设计计数器。因此，需要对两个时钟进行分频来降低频率，以便于计数器的设计。以下计数器用于实现锁定检测。2.3.2实现锁定检测电路图描述如图2-4所示，div1模块分频时钟clka，div2模块分频时钟clkb。两个分频模块的分频系数应该相同。Countera计数clkadivn，counterb计数clkbdivn，比较模块比较两个计数器的计数值。当两个计数相等时输出1，否则输出0。图2-4锁定检测电路的模块划分b锁定检测的时序描述锁定检测要满足的时序如下，锁定检测的电路图分析如下:图2-5满足锁定时的时序图图2-6不满足锁定状态的时序图2-

29、5是PLL到达锁定检测的时序图。从图中可以看出，当锁定检测完成时，输出保持在高电平。图2-6是PLL未锁定的时序图。从图中可以看出，锁定检测的输出结果并不唯一，有时保持高电平，有时保持低电平。2.5 GHz锁相环锁定检测电路的总体设计方案3.1概述PLL是一个反馈系统，将输出相位与输入相位进行比较。2.5G Hz PLL锁定检测电路的作用是比较输入信号和输出反馈信号，检测输入信号和输出信号是否锁定。完成检测任务就是检测两个信号的周期是否相同，两个信号的相位差是否稳定。为实现这一功能，一种简单可行的方法是用计数器分别对这两个信号进行计数。如果两个信号的脉冲数同时相等，说明锁相环被锁定。对于两个计

30、数器，需要复位信号和使能信号来控制计数器。由于锁定检测电路的时钟频率很高，所以没有使用基本的数字计数器，而是使用直接用CMOS晶体管构建的模拟计数器。对两路输入进行计数的模块是时序电路模块，所有的时序都必须满足时序要求。如何比较两个计数器的输出是否一致，是用一个两输入的异或门实现的。两个输入都是三位数据输入，异或门的输出是一位数据输出。当两个或两个输入相同时，异或门输出高电平，表示锁相环被锁定；否则，异或门输出低电平，这意味着两个输入不同，锁相环没有锁定。比较两个计数器输出的与门模块采用组合逻辑。从外部看，如图3-1所示，PLL锁定检测电路的输入端口包括输入脉冲clkA和clkB、复位信号和使

31、能信号。输出端口有输出脉冲Q.3.2设计目标功能的定义2.5G Hz PLL锁定检测电路的电路模型如下。该电路的功能是比较输入时钟clkA和clkB，从而检测它们是否具有相同的时钟周期和相同的相位。当两个周期相同且相位差固定时，输出Q输出为高，否则Q输出为低。输入端有两个控制信号。电路采用异步复位，复位信号优先级最高。当它处于低电平时，整个电路被复位。使能信号Enable，当它处于高电平时，整个电路开始工作。引脚描述表3-1中描述了这些引脚。表3-1锁定检测的引脚描述端口名端口描述时钟信号输入信号a综合型语言知识库输入信号b重置复位信号使能够使能信号Q检测输出输入clkA是1位输入时钟，也是参

32、考时钟。检测的标准就是基于这个时钟。输入clkB也是1位输入时钟。通过对压控振荡器的输出信号进行分频得到clkB时钟，这个时钟就是需要检测并与参考时钟clkA进行比较的时钟。复位引脚reset是复位信号的输入端口。当它处于低电平时，电路的所有模块都被复位，包括一些寄存器和输出端口。使能引脚enable是使能信号的输入端口。当它处于高电平时，电路开始工作。当它处于低电平时，整个电路不能工作。输出引脚Q是检测和比较的输出端口。当电路检测到锁相环锁定时，该端口输出高电平。接口时序当两个输入时钟的周期和相位固定时，整个电路模块的工作顺序如图3-2所示:图3-2锁定时锁定检测的工作顺序当复位信号有效时，

33、输出信号被清除。电路正常工作时，两路输入时钟周期相同，相位固定，输出结果为高电平，意味着锁相环被锁定。当两个输入时钟周期不同时，相位不固定时，整个电路的工作顺序如图3-3所示:图3-3无锁定时锁定检测的工作顺序电路正常工作时，检测输入时钟的周期和相位，表明锁相环没有锁定，输出结果为低。3.3顶层设计方案3.3.1模块划分如图3-4所示，根据要完成的功能，这个电路分为三个模块:两个计数器模块counterA和counterB，一个计数器结果比较模块norgate。图3-4锁检测的模块划分计数器counter计数器模块完成clkA的计数操作。计数器计数器模块完成clkB的计数操作。比较模块，完成两

34、个计数运算模块之间的比较。3.3.2 clkA计数器模块一项功能该模块的作用是对clkA输入信号进行计数，输入时钟信号为clkA。输出为QA 2: 0，三位宽，执行模8计数操作。Reset是一个异步复位信号。当它为低电平时，计数器的寄存器被清零。要使能信号，计数器只有在高电平时才能工作。因此，当复位信号无效而使能信号有效时，计数器由输入时钟驱动进行计数。b接口描述输入clkA是一个宽度为1位的外部时钟输入端口。输入引脚reset是复位信号输入端口，宽度为1位。输入引脚enable是一个宽度为1位的外部使能信号输入端口。输出引脚QA 2: 0是计数器的输出端口，宽度为3位。该计数器是带异步复位的

35、模8计数器。c时序描述该模块所需的时序如图3-5所示:图3-5参考时钟计数器模块的时序当reset有效时，即当其值为0时，输出为0。从时序图可以看出，qA为3时，复位信号有效时输出结果变为0，因为是异步复位。只有当使能信号有效时，计数器才开始工作。时序图中，qA为5时，使能信号为低电平，计数器保持计数值。clkB计数器模块一项功能该模块的作用是对clkB输入信号进行计数，输入时钟信号为clkB。输出为QB 2: 0，三位宽，执行模8计数操作。Reset是一个异步复位信号。当它为低电平时，计数器的寄存器被清零。要使能信号，计数器只有在高电平时才能工作。因此，当复位信号无效而使能信号有效时，计数器

36、由输入时钟驱动进行计数。b接口描述输入clkB是一个外部时钟输入端口，宽度为1位。输入引脚reset是复位信号输入端口，宽度为1位。输入引脚enable是一个宽度为1位的外部使能信号输入端口。输出引脚QB 2: 0是计数器的输出端口，宽度为3位。该计数器是带异步复位的模8计数器。c时序描述当复位信号有效时，计数器的寄存器被清零。因为是异步复位，所以复位信号的优先级最高。当enable有效时，计数器开始计数。当没有复位信号且使能信号有效时，计数器以8为模计数。3.3.4相同或比较模块一项功能该模块的功能是比较两个计数器的输出结果。何时进行比较取决于参考clkA时钟的计数器输出。当参考时钟的计数器

37、的输出为7时，即参考时钟已经计数完8个脉冲。这时就要看计数器计数clkB的值是否为7。如果是，则比较结果为高电平，否则输出为低电平。该模块由qA驱动。当输出为高电平时，表示PLL已经锁定。b接口描述该模块有三个输入和一个输出。输入信号qA和qB分别是计数器counterA和counterB的输出。它是复位信号的输入，采用异步复位。低电平时有效，输出和部分寄存器复位。在本模块中完成的比较并不总是比较qA和qB，而是仅在qA为7时进行比较。c时序描述该模块的时序图需要满足的要求如图3-7所示:下图显示，当输入时钟的频率和相位不同时，计数器的计数结果不一样，检测输出结果会是输出低电平，说明PLL没有

38、达到锁定。图3-7解锁时的时序图3-8显示当输入时钟的频率和相位相同时，计数器的计数结果相同，检测输出的结果为高电平，表示PLL已经达到锁定。3.4验证和测试设计验证:PLL检测电路的实现使用两个计数器对两个输入信号进行计数，从而比较两个计数器对两个输入时钟的计数值是否同时相等。这个方法是可行的。当任意时刻两个计数器的值相同时，说明两个输入时钟的频率和相位相同，锁相环被锁定；否则，锁相环不是。物理验证:要实现一个三位计数器，因为计数器的计数频率很高，所以不能用一般的现成计数器，而是用晶体管搭建计数器。对于与/或比较电路也是如此。使用三个模块来完成这项任务，其中两个是计数器模块，一个是相同或比较

39、模块。本设计方案中设计的电路测试分为四个步骤。第一步是测试参考时钟CLKA的计数器。主要测试当复位信号有效时，计数器的某些寄存器是否清零。测试使能信号，当使能信号无效时，测试计数器是否保持原来的计数值。测试计数器的时钟频率要求，要求计数器正常工作，输入时钟的频率应该在什么范围。由于采用模拟计数器，在完成计数器的功能测试后，还应测试计数器的灵敏度和抗噪声性能。第二步是根据第一步的要求测试输入时钟CLKB的计数器。第三步是测试与/或比较模块。因为是组合逻辑模块，所以主要测试输入复位信号的作用，复位信号有效时输出信号是否处于低电平，数据变化的频率范围，最高变化频率，最后测试比较器的灵敏度和抗噪声性能

40、。第四步是将计数器和与/或比较模块连接成一个电路来完成这个任务，并对整个电路进行测试。先测试复位信号，再测试使能信号的作用，整个电路允许的输入时钟最大频率是否满足课题要求的时钟频率。4.5 GHz锁相环锁定检测电路的反向提取分析4.1锁定检测电路的外部引脚4.1.1锁定检测电路图输入引脚检测到的输入引脚如下:Clka是输入参考时钟，其输入时钟的频率可高达156.25MHz.Clkb是通过分频器将PLL的输出时钟除以16倍获得的时钟。锁定检测的目的是检测clkb是否与输入参考时钟具有相同的频率和相位。输入信号rst是复位端。当它处于高电平时，整个锁定检测电路的所有寄存器被复位。当它处于低电平时，

41、检测电路在输入时钟的控制下开始工作。输出引脚锁定的输出引脚是参考时钟clka的输出，其输出频率与clka相同。输出引脚Q是锁定检测的输出端。当锁定检测电路达到lock时，输出端Q保持在高电平，当锁定检测电路检测到两个时钟没有达到lock时，输出端保持在低电平。4.2锁定检测电路的结构触发器检测部分有42个触发器，每个触发器由30个CMOS晶体管组成。触发器具有时钟输入、数据输入、复位信号输入和两个输出端口。该触发器由时钟的上升沿触发。当复位信号为低电平时，触发器复位。触发器的结构异或门检测部分有19个异或门，每个异或门有两个输入端口和一个输出端口。异或门由13个晶体管组成，如图4-3所示。逆变

42、器检测部分的反相器由两个CMOS晶体管组成。因为PMOS晶体管的空穴移动速度没有电子移动速度快，所以PMOS晶体管的沟道宽度比NMOS晶体管的要宽。与非门检测部分有两输入与非门、三输入与非门和四输入与非门。或非门锁定部分有一个18输入的或非门，用来检测两个计数器的计数值是否相同，从而构成比较电路，如图4-4所示。图4-4 18输入或非门4.3锁定检测电路的实现4.3.1计数器检测部分有两个18位计数器，计数器由D触发器组成。与传统的同步计数器相比，本设计采用异步计数代替同步计数。计数器如图4-5所示:图4-5 18位计数器该计数器中的18 D触发器使用相同的复位端。4.3.2比较模块比较模块的

43、电路图如图4-6所示:图4-6比较电路图比较模块由17个异或门和一个18输入的或非门组成。18输入或非门的一个输入端利用计数器的最高位通过一定的控制电路到达18输入或非门的输入端。这个控制位就像一个检测开关。当锁定的参考时钟计数器的计数值与反馈时钟计数器的计数值相同，并且参考时钟计数器的最高位已经计数到1时，控制电路的开关接通，从而允许18输入。或非门输出具有时钟宽度的高电平。控制模块控制模块的作用是当参考时钟计数器的最高位计数到1时，复位整个计数器电路，以便进行下一次比较。之所以不用最高位反转复位，是为了使复位与时钟同步，保持系统的稳定性。如图4-7所示:图4-7控制电路图4.4反向提取锁定

44、检测电路图反向电路图如图4-8所示。图4-8锁定检测电路图锁定电路的左侧是参考时钟、反馈时钟输入和复位信号输入。当复位信号为高电平时，整个电路复位。右边的端口是输出终端。当检测到两个时钟被锁定时，输出端停留在高电平，当检测到两个时钟未被锁定时，输出端始终停留在低电平。检测电路的功能是计数参考时钟和输入比较时钟。在一定时间内，如果两个计数器的计数值相同，则说明两个时钟被锁定，否则不被锁定。5.5 GHz PLL锁定检测电路在SMIC0.18工艺下重新设计。5.1逆变器设计逆变器采用PMOS和NMOS晶体管设计。在高速电路中，反相器中晶体管的参数设计也很重要。为了在反相器中实现0和1的正确反转，P

45、MOS晶体管中的空穴比自由电子移动得更慢，因此PMOS晶体管的宽度大于NMOS晶体管的宽度，以实现对称效果。在这个设计中，PMOS的参数是180纳米长，1.5微米宽，而NMOS的参数是180纳米长，1.2微米宽。在锁定检测电路的整个电路中，所有反相器都采用该参数。5.2维触发器设计D触发器的设计包括传输门、反相器和与非门的设计。传统D触发器的数据输入端直接连接到传输门，反向提取电路中D触发器的数据端连接到反相器后再连接到传输门，这样就可以对时钟的上升沿进行计数。在锁定检测电路的整个电路中，所有的D触发器都采用相同的参数。5.2.1传输门设计传输门由PMOS晶体管和NMOS晶体管实现。关于传输门

46、的参数，本设计中采用的参数是180纳米长1.5微米宽的PMOS和180纳米长1.2微米宽的NMOS。5.2.2与非门设计在本设计中，D触发器采用异步复位。当reset端为低电平时，整个D触发器的输出为0。用于设计与非门的参数是180纳米长1.5微米宽的PMOS和180纳米长1.2微米宽的NMOS。如图5-1:左边的信号是输入信号口，右边的信号是输出信号口。图5-1双输入与非门的设计5.3柜台设计在本设计中，用同一个D触发器设计了一个18位计数器，采用异步计数方式。采用统一的复位信号。设计的计数器如下，时钟端和复位端在左边，18位计数器的输出端如图5-2所示:图5-2计数器的设计5.4 18输入

47、或非门的设计5 . 4 . 1 18输入或非门的特性在锁定检测电路中，18输入NOR门的设计直接关系到锁定检测电路的稳定性。与传统的或非门相比，反向抽取电路的或非门只使用几个上拉PMOS晶体管并联作为一个上拉PMOS晶体管。因此，输入信号不能任意连接到或非门的输入端，而必须被选择。5 . 4 . 2 18输入或非门的设计难点在高速设计中，需要避免使用或非门，尤其是扇入扇出大的或非门。在本设计中，或非门的作用是为或非门计时，只有当控制模块的输出为0时，或非门才开始工作。因此，控制模块的输出必须连接到18输入NOR门的上拉PMOS晶体管的输入。当上拉PMOS的输入为低电平时，P沟道开启。如果锁定检

48、测电路被锁定，则所有NMOS晶体管的输入为低，并且所有NMOS晶体管不导通，从而输出为高。但是如果锁检测没有到达锁，情况就不一样了。如果P管输入处于低电平，则P管导通，并且由于锁定检测失败，其他NMOS晶体管也导通。此时输出端是否为0取决于NMOS晶体管参数的设置。如果NOMS晶体管的参数设计得很小，其等效阻抗会相对较大，这将导致NOMS晶体管和PMOS晶体管之间的分压，导致输出端的输出既不是低电平也不是高电平的1v左右的模糊状态。5 . 4 . 3 18输入或非门的重新设计要解决这个问题，降低NMOS晶体管等效阻抗的唯一方法就是增加NMOS晶体管的参数。NMOS晶体管的参数设置为沟道长度20

49、0nm，沟道宽度10um，而PMOS晶体管的沟道长度200nm，沟道宽度6um。虽然这会增加电容，但在数字系统中并不是很重要。在高速设计中，需要避免使用或非门，尤其是扇入扇出大的或非门。可以在NOR门的输出端增加一个电容，用于低通滤波。从而使18输入或非门稳定工作。如图5-3所示。图5-3或非门的设计5.5与非门设计锁定检测电路中有两输入、三输入和四输入与非门。因为在高速电路中使用与非门是一个很好的选择，所以在本设计中与非门的设计没有或非门的参数要求高，只要与非门能很好的传输地电平和高电平即可。与非门中PMOS晶体管的参数为沟道长度180n m，沟道宽度1.5um，NMOS晶体管的参数为沟道长

50、度180nm，沟道宽度1.2um5.6时钟设计因为时钟的长导线在电路中有明显的延迟，所以应该在时钟线的不同点插入缓冲器。采用的时钟树网络如图5-4所示:缓冲器由两个反相器组成。到达参考时钟计数器和反馈时钟计数器的时钟经过同一个缓冲器，从而达到对称的效果。当参考时钟到达控制模块时，它通过第一缓冲器。为了实现对称，反馈时钟也要经过第一个缓冲器，虽然时钟经过缓冲器后就没用了。图5-4锁定检测时钟树结构5.7锁定检测电路设计概要2.5G Hz锁相环锁定检测电路的重新设计是在反向抽取电路的基础上，通过调整SMIC0.18工艺下的晶体管参数实现的。在设置参数的过程中，反相器的参数被设计成使得PMOS晶体管

51、的沟道宽度必须大于NMOS晶体管的沟道宽度。只有这样，反相器才能在0和1之间翻转。电路设计过程中使用的反相器、D触发器中的反相器和缓冲器中的反相器都采用相同的结构。输入18-NOR门的参数设计决定了整个电路能否正常工作。最后，NMOS晶体管的参数设置为沟道长度200nm，沟道宽度10um，PMOS晶体管设置为沟道长度200nm，沟道宽度6um。在反向提取电路中，功能仿真存在一些不足。对于用来输出信号的D触发器，数据端的有效信号比时钟早一个时钟周期。换句话说，当D触发器的时钟信号的上升沿到来时，输入数据信息不能被采样。最终改进的方法如图5-5所示:图5-5电路的改进2.5 GHz锁相环锁定检测电

52、路HSPICE的晶体管级仿真6.1触发模块模拟测试D触发器模块的模拟测试是检验触发器在时钟的驱动下能否正常工作，复位信号有效时整个电路能否准确复位。触发器的测试电路图如图6-1所示:左输入有两个数据端和一个复位端，复位信号经过反相器后接D触发器，右输入是触发器的输出端。图6-1 D触发测试图HSPIC下d触发器的仿真波形如图6-2所示。图6-2 D触发器时序图从仿真波形可以看出，D触发器的功能是正确的。D触发器在时钟的上升沿触发，并且异步复位。当复位信号为低电平时，D触发器复位。(在仿真图中，复位信号经过反相器后连接到触发器。)6.2异或门的模拟测试异或门是一种组合逻辑，异或门的测试是测试当输

53、入发生变化时，输出能否正常变化。异或测试的电路图如图6-3所示:图6-3异或门的测试图电路图左边是异或门的数据输入端，右边是异或门的输出端。HSPICE下异或门的晶体管级仿真波形如图6-4所示:图6-4异或门的时序图从波形可以看出，底部输出是上述两个输入数据的异或。当输入数据改变时，XOR门可以正常翻转。6.3 18输入或非门的模拟测试在检测电路的设计中，18输入或非门的设计是关键。这个测试是为了测试或非门是否能正常工作。产量是否能满足要求。或非门的测试电路如图6-5所示:图6-5十八输入或非门的测试图左边是十八输入或非门的数据输入端，右边是或非门的输出端OUT。图6-6显示了输入18-NOR

54、门HSPICE下的晶体管级仿真图:图6-6 18输入或非门的时序从仿真图可以看出，18输入或非门的输出结果是正确的，但输出需要低通滤波后才能连接到D触发器的数据端。6.4与非门模拟测试在高速电路中，尽量使用与非门来实现逻辑功能。本次测试要完成的功能是在HSPICE下模拟测试晶体管级与非门。模拟的电路图如图6-7所示:图6-7与非门的测试图电路图左侧是数据输入端口inputA，inputB，右侧是输出端口OUT。这个晶体管级电路用HSPICE的仿真图如图6-8所示:图6-8与非门的时序图从仿真图可以看出，与非门工作正常，输入端变化时输出端可以随时间反转。6.5锁定检测电路整体模拟测试2.5 G

55、Hz PLL锁定检测电路的整体测试电路图如图6-9所示。电路图左侧从上到下依次是复位信号端、参考时钟端clka和反馈时钟端clkb。电路图右侧是失锁检测的输出端。因为HSPICE是一个高精度低速的仿真环境，所以如果要完整的仿真锁定检测电路，就需要一个高速的工作站或者服务器来进行仿真。即便如此，模拟也需要很长时间。在工作站上模拟30个小时后，第9个计数器可以翻转。仿真时间为13u秒，仿真结果正确。图6-9锁定检测电路的测试图从反向提取电路可以看出，18位计数器用于实现检测精度。为了完成锁定检测电路的功能测试，可以将计数器改为9位计数器。模拟的电路图如图6-10所示:图6-10 9位计数器检测电路

56、图从上到下，参考时钟输入端clka、反馈时钟输入端clkb和复位信号端在电路图的左侧，锁定检测输出端out在电路图的右侧。当反馈时钟和参考时钟可以锁定时，锁定检测电路的输出波形如图6-11所示:图6-11检测电路锁定时的时序图6-12锁定期间的时序图仿真3小时后得到波形，输入参考时钟和反馈时钟的周期为4ns。从波形可以看出，当计数器的q9为高电平时，如果能实现锁定，就会在q37n的上升沿触发，这样输出就会保持高电平。图6-14显示了参考时钟周期为4ns、反馈时钟周期为3 ns时的仿真波形:图6-13解锁时序图图6-14锁定期间的时序图从以上仿真结果可以看出，锁定检测电路的设计是正确的。由于使用

57、18位计数器进行仿真，需要良好的仿真环境和较长的仿真时间，因此完成功能测试并不现实。因此，9位计数器用于测试检测电路的功能。经过3个小时的仿真，结果完全符合检测电路的功能。为了以更高的精度测试锁定检测电路，在ss和ff模型下再次进行仿真，结果也满足要求。2.5 GHz锁相环锁定检测电路的VerilogHDL语言描述7.1基本模块描述7.1.1 D触发器描述d触发器有时钟输入、数据输入、复位信号输入和两个输出。d触发器是边沿触发的存储单元，只有时钟信号的边沿到来时，存储单元的值才会发生变化。本设计中的D触发器由上升沿触发，异步复位。d触发器的VerilogHDL语言描述见附录。计数器的描述该计数

58、器是一个18位计数器，在低电平复位。在锁定检测电路中，18位计数器是由18 D触发器级联而成的异步计数器。用硬件描述语言描述时，通过行为级描述来实现。没有办法先描述D触发器再调用它。计数器的VerilogHDL语言描述见附录。7 . 1 . 3 18输入或非门描述检测电路中18输入或非门的功能是比较功能，是组合逻辑。对于组合逻辑，assign可以用来描述18输入NOR门，always可以用来描述它，gate原语也可以用来描述它。在本文中，总是用。VerilogHDL语言描述见附录。7.1.4双输入与非门描述对于两输入与非门，也是组合逻辑，可以用assign、always或gate原语描述，本文

59、用的是always。VerilogHDL语言描述见附录。7.1.5三输入与非门描述三输入与非门也是组合逻辑，可以用assign、always或gate原语来描述，本文用的是always。VerilogHDL语言描述见附录。7.1.6四输入与非门描述四输入与非门是组合逻辑，可以用赋值、总是或门原语来描述，本文使用的是总是。VerilogHDL语言描述见附录。7.2锁定检测电路的总体描述整体电路的描述检测电路的整体描述是调用前面的模块来实现的。在打电话的过程中，重点是要分清每个信号的意思。注意哪些模块使用外部复位信号，哪些模块使用部分复位信号。锁定电路整体电路的VerilogHDL语言描述见附录。

60、7 . 2 . 2 verilog HDL下锁定检测电路的仿真时序以下是锁定检测电路的模拟时序。当参考时钟和反馈时钟能达到锁定时，在计数器的高位达到1后，在q37n的上升沿触发输出的定时，输出nor18的值。当到达锁定时，如图7-1所示:图7-1锁定检测到达锁定的时序图当参考时钟和反馈时钟不能锁定时，输出端的波形在整个检测过程中保持低电平，如图7-2所示:图7-2当锁检测无法到达锁时8结论2.5G Hz锁相环锁定检测电路的分析与实现是在SMIC0.18um工艺下，基于1553个晶体管组成的锁定检测电路的反向提取而进行的重新设计。在重新设计过程中，除了晶体管参数的调整，电路的逻辑功能也有一定程度