电子设计自动化(eda)实验指导书

1、电子设计自动化（EDA）实验指导书前言近些年来，电子设计自动化（EDA）技术发展迅速。一方面，各种大容量、高性能、低功耗的可编程逻辑器件不断推出，使得专用集成电路（ASIC）的生产商感受到空前的竞争压力。另一方面，出现了许多EDA设计辅助工具，这些工具大大提高了新型集成电路的设计效率，使更低成本、更短周期的复杂数字系统开发成为可能。于是一场ASIC与FPGA/CPLD之争在所难免。然而PLD器件具有先天的竞争优势，那就是可以反复编程，在线调试。EDA技术正是这场较量的推动引擎之一。一般来说，EDA技术就是以计算机为平台，以EDA软件工具为开发环境，以HDL为设计语言，以可编程器件为载体，以AS

2、IC、SOC芯片为目标器件，以电子系统设计为应用方向的电子产品自动化设计过程。设计者只需编写硬件描述语言代码，然后选择目标器件，在集成开发环境里进行编译，仿真，综合，最后在线下载调试。整个过程，大部分工作由EDA软件完成。全球许多著名的可编程器件提供商都推出了自己的集成开发工具软件，如Altera公司的MAX+PLUS、Quartus 软件；Xilinx公司的Foundation 、ISE软件，Lattice公司的ispExpert软件，Actel公司的Libero软件等。这些软件的推出，极大地促进了集算法设计、芯片编程、电路板设计于一体的EDA技术的发展。另外，在以SOC芯片为目标器件的电子

3、系统设计要求下，可编程器件的内部开始集成高速的处理器硬核、处理器软核、DSP模块、大量的存储资源、高速的串行收发模块、系统时钟管理器、多标准的I/O接口模块，亦使得设计者更加得心应手，新一轮的数字革命由此引发。EDA技术是一一门实践性很很强的学科，要要培养出具有有竞争力的一一流IC设计计人才，动手手能力是关键键。只有通过过理论学习，加加上现场实验验，在使用软软件编程加硬硬件调试的过过程中真正获获得锻炼，增增长技能。ZZY11EDDA13BEE型实验系统统采用主板加加适配板加扩扩展板的灵活活结构，可方方便进行基于于不同PLDD芯片的实验验开发，并易易于升级，符符合当前高校校在此方面对对人才培养的

4、的要求。我们们相信，只要要学生扎扎实实实完成本实实验系统的所所有实验，并并在此基础上上利用现有硬硬件资源开发发出新的数字字应用系统，学学生的潜力会会得到最大程程度的发挥，对对EDA技术术的学习也会会有质的飞跃跃，从而为推推动我国数字字系统设计技技术的发展做做出更大的贡贡献。本实验手册是我我校电子设计计自动化（EEDA）课程实验指指导的主要依依据。根据实实验大纲要求求，共包含88个实验，其其中实验二、三三、四为必做做，实验五、六六、七、八至至少选做一个个。目录TOC o 1-3 h z u HYPERLINK l _Toc201509110 实验一 EDAA软件的熟悉悉与使用 PAGEREF _

5、Toc201509110 h 1 HYPERLINK l _Toc201509111 实验目的 PAGEREF _Toc201509111 h 1 HYPERLINK l _Toc201509112 实验内容 PAGEREF _Toc201509112 h 1 HYPERLINK l _Toc201509113 实验原理 PAGEREF _Toc201509113 h 1 HYPERLINK l _Toc201509114 实验步骤 PAGEREF _Toc201509114 h 1 HYPERLINK l _Toc201509115 实验报告 PAGEREF _Toc201509115 h

6、1 HYPERLINK l _Toc201509116 实验思考题 PAGEREF _Toc201509116 h 22 HYPERLINK l _Toc201509117 实验二 1位全全加器的设计计 PAGEREF _Toc201509117 h 3 HYPERLINK l _Toc201509118 实验目的 PAGEREF _Toc201509118 h 3 HYPERLINK l _Toc201509119 实验内容 PAGEREF _Toc201509119 h 3 HYPERLINK l _Toc201509120 实验仪器 PAGEREF _Toc201509120 h 3 H

7、YPERLINK l _Toc201509121 实验原理 PAGEREF _Toc201509121 h 3 HYPERLINK l _Toc201509122 实验注意事项 PAGEREF _Toc201509122 h 4 HYPERLINK l _Toc201509123 实验步骤 PAGEREF _Toc201509123 h 4 HYPERLINK l _Toc201509124 实验报告 PAGEREF _Toc201509124 h 4 HYPERLINK l _Toc201509125 思考题 PAGEREF _Toc201509125 h 4 HYPERLINK l _To

8、c201509126 实验三 基本组组合逻辑电路路的VHDLL模型 PAGEREF _Toc201509126 h 6 HYPERLINK l _Toc201509127 实验目的 PAGEREF _Toc201509127 h 6 HYPERLINK l _Toc201509128 实验内容 PAGEREF _Toc201509128 h 6 HYPERLINK l _Toc201509129 实验仪器 PAGEREF _Toc201509129 h 6 HYPERLINK l _Toc201509130 实验原理 PAGEREF _Toc201509130 h 6 HYPERLINK l

9、_Toc201509131 实验步骤 PAGEREF _Toc201509131 h 122 HYPERLINK l _Toc201509132 实验四 基本时时序逻辑电路路的VHDLL模型 PAGEREF _Toc201509132 h 13 HYPERLINK l _Toc201509133 实验目的 PAGEREF _Toc201509133 h 133 HYPERLINK l _Toc201509134 实验内容 PAGEREF _Toc201509134 h 133 HYPERLINK l _Toc201509135 实验仪器 PAGEREF _Toc201509135 h 133

10、HYPERLINK l _Toc201509136 实验原理 PAGEREF _Toc201509136 h 133 HYPERLINK l _Toc201509137 实验步骤 PAGEREF _Toc201509137 h 311 HYPERLINK l _Toc201509138 实验五 Mellay型有限限状态机的设设计 PAGEREF _Toc201509138 h 32 HYPERLINK l _Toc201509139 实验目的 PAGEREF _Toc201509139 h 322 HYPERLINK l _Toc201509140 实验内容 PAGEREF _Toc20150

11、9140 h 322 HYPERLINK l _Toc201509141 实验仪器 PAGEREF _Toc201509141 h 322 HYPERLINK l _Toc201509142 实验原理 PAGEREF _Toc201509142 h 322 HYPERLINK l _Toc201509143 实验步骤 PAGEREF _Toc201509143 h 344 HYPERLINK l _Toc201509144 实验六 ROMM设计 PAGEREF _Toc201509144 h 35 HYPERLINK l _Toc201509145 实验目的 PAGEREF _Toc20150

12、9145 h 355 HYPERLINK l _Toc201509146 实验内容 PAGEREF _Toc201509146 h 355 HYPERLINK l _Toc201509147 实验仪器 PAGEREF _Toc201509147 h 355 HYPERLINK l _Toc201509148 实验原理 PAGEREF _Toc201509148 h 355 HYPERLINK l _Toc201509149 实验步骤 PAGEREF _Toc201509149 h 366 HYPERLINK l _Toc201509150 实验七 键盘控控制电路设计计 PAGEREF _Toc

13、201509150 h 38 HYPERLINK l _Toc201509151 实验目的 PAGEREF _Toc201509151 h 388 HYPERLINK l _Toc201509152 实验内容 PAGEREF _Toc201509152 h 388 HYPERLINK l _Toc201509153 实验仪器 PAGEREF _Toc201509153 h 388 HYPERLINK l _Toc201509154 实验原理 PAGEREF _Toc201509154 h 388 HYPERLINK l _Toc201509155 实验步骤 PAGEREF _Toc201509

14、155 h 400 HYPERLINK l _Toc201509156 实验八 交通灯灯实验 PAGEREF _Toc201509156 h 41 HYPERLINK l _Toc201509157 实验目的 PAGEREF _Toc201509157 h 411 HYPERLINK l _Toc201509158 实验内容 PAGEREF _Toc201509158 h 411 HYPERLINK l _Toc201509159 实验仪器 PAGEREF _Toc201509159 h 411 HYPERLINK l _Toc201509160 实验原理 PAGEREF _Toc201509

15、160 h 411 HYPERLINK l _Toc201509161 实验步骤 PAGEREF _Toc201509161 h 422 HYPERLINK l _Toc201509162 附录一 实验要要求 PAGEREF _Toc201509162 h 43 HYPERLINK l _Toc201509163 附录二 实验成成绩的考核与与评定办法 PAGEREF _Toc201509163 h 44 HYPERLINK l _Toc201509164 附录三 实验项项目设置与内内容 PAGEREF _Toc201509164 h 45实验一 EDAA软件的熟悉悉与使用实验目的1熟悉ALTT

16、ERA公司司EDA设计工工具软件QuuartussII 5.0。2熟悉ZY111EDA113BE型实实验箱。实验内容1学习QuaartusIII 5.00软件课件。2学习QuaartusIII 5.00软件的安装装，重要菜单单命令含义。3熟悉ZY111EDA113BE型实实验箱的结构构与组成。4模仿课件中中实例动手操操作一遍，掌掌握采用QuuartussII 5.0软件设计计流程。实验原理参考QuarttusII 5.0软件件学习课件。实验步骤1在教师的指指导下，学习习软件课件。2由教师演示示QuarttusII 5.0软件件的安装，介介绍菜单命令令功能。3参考课件实实例，动手操操作软件，按按

17、照流程做完完从新建文件件，编译，仿仿真，分配引引脚等软件操操作部分的全全过程。4参考第一部部分实验系统统简介，熟悉悉ZY11EEDA13BBE型实验箱箱结构，组成成，了解各模模块的基本作作用，了解主主板I/O分分布情况，认认识液晶屏，并并口连接器，晶晶振，JTAAG接口，逻逻辑笔，跳线线等器件或组组件。实验报告1绘制出QuuartussII 5.0软件设计计的详细流程程图。2描述出QuuartussII 5.0软件是如如何进行目标标器件选择，II/O分配和和锁定引脚的的。3描述出QuuartussII 5.0软件heelp菜单功功能，如何有有效的使用它它。4写出系统主主板的I/OO口分布情况况

18、。5写出ZY111EDA113BE型实实验箱拨码开开关CTRLL各档的作用用。6描述出一个个完整的实验验流程。实验思考题1QuarttusII 5.0软件件支持那些器器件，该软件件有什么局限限性？2QuarttusII 5.0软件件使用中大小小写字母是否否有区别？3在进行一个个完整的实验验流程时应注注意些什么？实验二 1位全全加器的设计计实验目的1掌握QuaartusIII 5.00软件使用流流程。2熟悉ZY111EDA113BE型实实验箱的开关关按键模块，LLED显示模模块。实验内容在QuartuusII 55.0软件中中使用原理图图输入法设计计并实现一个个1位全加器器。实验仪器1ZY11E

19、EDA13BBE型实验箱箱通用编程模模块，配置模模块，开关按按键模块，LLED显示模模块。2并口延长线线，JTAGG延长线。（所所有实验均包包括，以下实实验中均略去去）。3安装QuaartusIII 5.00软件的PCC机。（所有有实验均包括括，以下实验验中均略去）。实验原理1位全加器可以以用两个半加加器及一个或或门连接而成成，半加器原原理图的设计计方法很多，我我们用一个与与门、一个非非门和同或门门（xnorr为同或符合合,相同为11,不同为00）来实现。先先设计底层文文件：半加器器,再设计顶顶层文件全加加器。（1）半加器的的设计半加器表达式：进位：coo=a annd b和 ：so=aa x

20、norr (nott b)半加器原理图如如下：（2）全加器的的设计全加器原理图如如下：实验注意事项实验指导书中的的所有实验内内容都是针对对主板系统的的核心芯片EEP1K300QC2088-2来设计计的，实验原原理中提供了了管脚分配情情况，管脚分分配好后必须须通过成功编编译才可以下下载配置。 实验步骤1在QuarrtusIII 5.0软软件中新建原原理图文件，输输入原理图，进进行编译，仿仿真。2指定目标器器件，并对编编译通过的原原理图分配管管脚（可参考考实验原理），分分配完后再编编译一次。3用并口延长长线连接计算算机机箱并口口和实验箱并并口插座，用用JTAG延延长线连接通通用编程模块块下载接口插

21、插座和配置模模块核心芯片片下载接口插插座，接通实实验箱电源，将将实验箱电源源按钮APWW1,APWW2按下，电电源指示灯PPL0-PLL4亮。4下载配置文文件f_addder.ppof到目标标芯片。5将拨码开关关CTRL的的（2）、（44）、（8）均均设置为“OON”。6拨位开关KKD1、KDD2、KD33分别作为全全加器a输入入，b输入和和进位c输入入。LED11、LED22分别作为全全加器进位和和全加和。记记录全加器的的实验结果填填入实验报告告。灯亮表示示1（高电平平），灯灭表表示0（低电平平）。实验报告1列出半加器器与全加器的的真值表。如如果实验室条条件允许，打打印半加器和和全加器仿真真

22、波形图贴于于实验报告中中。2用文字描述述出怎样实现现层次化设计计。31位全加器器的实现方法法很多，画出出其它方法的的原理图。思考题1多位全加器器就是在一位位的原理上扩扩展而成的，设设计出原理图图输入的8位位全加器。2集成电路全全加器芯片有有7480、77483等，试试述其内部结结构是如何实实现的？3参考全加器器的设计思路路设计出原理理图输入的11位全减器。（提提示：全加器器的设计是根根据真值表来来建立最简表表达式，最简简表达式应该该是一些基本本门电路，同同样全减器的的设计也是如如此）。实验三 基本组组合逻辑电路路的VHDLL模型实验目的1掌握简单的的VHDL程程序设计。2掌握用VHHDL对基本

23、本组合逻辑电电路的建模。实验内容分别设计并实现现缓冲器、选选择器、译码码器、编码器器、移位器、全全加器的VHHDL模型。实验仪器ZY11EDAA13BE型型实验箱通用用编程模块，配配置模块，开开关按键模块块，LED显显示模块。实验原理1三态缓冲器器三态缓冲器（TTri-sttate BBufferr）的作用是是转换数据、增增强驱动能力力以及把功能能模块与总线线相连接。在在使用总线互互连方式时，与与总线通信的的器件通常要要通过三态缓缓冲器与总线线相连。如果果缓冲器的使使能端en为为1，则缓冲冲器的输入端端in1的信信号值被复制制到输出端；如果缓冲器器的使能端een为其它数数值，则缓冲冲器的输出端

24、端为高阻态。三三态缓冲器的的输出端可以以用线与的方方式和其他缓缓冲器的输出出端接在一起起。下例200-1-1给给出了三态缓缓冲器的VHHDL源代码码模型：在IEEE的11164标准准程序包中，用用Z表示高阻阻态，现在的的EDA综合合工具一般都都能根据这种种描述综合得得到三态器件件。下图200-1为本例例中三态缓冲冲器的仿真波波形图：图20-1 三态缓冲器器的仿真图形形2数据选择器器（Multtiplexxer）在数字系统设计计时，需要从从多个数据源源中选择一个个，这时就需需要用到多路路选择器。下下例20-22-1给出了了四选一、被被选择数字宽宽度为3的选选择器VHDDL源代码模模型： 在上面这

25、个模型型中，由于使使用了条件赋赋值语句，所所以写得很简简短。上面的的程序代码还还可以改写为为使用进程的的等价方式。如如下例20-2-2的VVHDL源代代码所示： 由于模型中使用用了std_Logicc和std_Logicc_vecttor数据类类型，sell可能的数值值不止四种，所所以两种模型型中都有一个个分支来处理理其他的数值值。在综合的的时候，EDDA工具一般般都忽略这一一分支。除了了处理三态器器件中的高阻阻态Z外外，综合工具具采用完全相相同的方法来来处理stdd_Logiic和Bitt数据类型。图图20-2为为本例中多路路选择器的仿仿真波形图：图20-2 多路选择器器的仿真图形形3译码器

26、（DDecodeer）译码器（Deccoder）的的输入为N位位二进制代码码，输出为22N个表征代代码原意的状状态信号，即输出信号号的2N位中中有且只有一一位有效。常常见的译码器器用途是把二二进制表示的的地址转换为为单线选择信信号。下面例例20-3-1为一个33-8译码器器的VHDLL源代码模型型：下图20-3为为本例中3-8译码器的的仿真波形图图：图20-3 3-8译码码器的仿真图图形4编码器（EEncodeer）编码器（Enccoder）的的行为是译码码器行为的逆逆过程，它把把2N个输入入转化为N位位编码输出。有有的编码器要要求输入信号号的各位中最最多只有一位位有效，且规规定如果所有有输入

27、位全无无效时，编码码器输出指定定某个状态。编编码器的用途途很广，比如如说键盘输入入编码等。下下面例20-4-1为一一个8-3优优先编码器的的VHDL源源代码模型：下图20-4为为本例中8-3优先编码码器的仿真波波形图：图20-4 8-3优先先编码器的仿仿真图形5移位器（SShifteer）数据的移位是很很重要的操作作，在一定的的条件下，右右移意味着被被2除，左移移意味着乘以以2。下面例例20-5-1为一个移移位器（Shhifterr）的VHDDL源代码模模型：在这个模型中，如如果sr1且sll0，移移位器将输入入信号右移一一位后赋给输输出信号；如如果sr0且sll1，则则移位器将输输入信号左移

28、移一位后赋给给输出信号。对对于sr和ssl的其他两两种输入模式式，将输入信信号直接赋给给输出信号。信信号il和iir分别是左左移操作和右右移操作时在在输入数据右右端（或左端端）补上的数数据。使用&进行移移位操作是常常用的处理方方法，但在VVHDL993版中增加加了移位语句句，可以直接接实现移位操操作。下图220-5为本本例中移位器器的仿真波形形图：图20-5 移位器的仿仿真图形6全加器（AAdder）加法器是最基本本的运算单元元。加法器中中最小的单元元是一位全加加器，下面例例20-6-1为一位全全加器（Addder）的的VHDL源源代码模型：这个全加器中有有两个数据输输入端in11和in2，一

29、一个和输出端端sum以及及一个进位输输出端carrry_ouut。用这个个全加器级联联是形成加法法器最简单的的实现方式，这这种电路每个个单元的结构构都相同、但但是在操作数数的字长较大大时，由于进进位要经过多多次传递，限限制了这种电电路的速度，并并且和的各位位产生的时刻刻也不同。为为了提高运算算速度，可以以采用行波进进位加法器（RRIPPLEE-CARRRY ADDDER）。下下图20-66为本例中一一位全加器的的仿真波形图图：图20-6 一位全加器器的仿真图形形实验步骤1在QuarrtusIII 5.0软软件中新建文文本文件，输输入自己设计计的VHDLL程序代码，编编译，仿真，锁锁定管脚并下下

30、载到目标芯芯片。2用拨位开关关作为输入，LLED作为输输出，分别验验证结果的正正确性。实验四 基本时时序逻辑电路路的VHDLL模型实验目的1掌握简单的的VHDL程程序设计。2掌握VHDDL对基本时时序逻辑电路路的建模。实验内容分别设计并实现现锁存器、触触发器、寄存存器、计数器器的VHDLL模型。实验仪器ZY11EDAA13BE型型实验箱通用用编程模块，配配置模块，时时钟源模块，开开关按键模块块，LED显示示模块。 实验原理1锁存器（llatch）：顾名思义，锁锁存器（laatch）是是用来锁存数数据的逻辑单单元。锁存器器一般可以分分成三种基本本类型：电平平锁存器、同同步锁存器和和异步锁存器器。

31、下面我们们将逐一介绍绍这三种锁存存器的VHDDL模型的描描述方式。（1）电平锁存存器：电平锁存器一般般用在多时钟钟电路，比如如微处理器芯芯片中。电平平锁存器的特特点是：常常常有多路数据据输入。例221-1-11为单输入电电平锁存器的的VHDL模模型：当复位信号reeset有效效（高电平）时时，锁存器llatch11被复位，输输出信号q为为低电平；当当复位信号rreset无无效（低电平平）时，如果果s信号为高高电平，输出出信号q输出出输入端的值值；当s信号号为低电平时时，latcch1的输出出信号q保持持原值，亦即即数据锁存。下下图21-11为单输入电电平锁存器的的仿真波形图图：图21-1 单输

32、入电平平锁存器的仿仿真图形例21-1-22为多输入电电平锁存器的的VHDL模模型：当复位信号reeset有效效（高电平）时时，锁存器llatch22被复位，输输出信号q为为低电平；如如果复位信号号resett无效（低电电平）时，则则根据选择信信号s0、ss1和s2来来决定输出信信号q是选择择输入信号ddata0、ddata1还还是dataa2；如果ss0、s1和和s2都无效效（低电平），则则锁存器输出出信号q保持持原值不变，亦亦即数据锁存存。下图211-2为多输输入电平锁存存器的仿真波波形图：图21-2 多输入电平平锁存器的仿仿真图形（2）同步锁存存器：同步锁存器是指指复位和加载载功能全部与与

33、时钟同步，复复位端的优先先级较高。在在数字系统设设计时，采用用完全同步的的锁存器，可可以避免时序序错误。例221-1-33为同步锁存存器的VHDDL模型：每当时钟信号cclk跳变时时激活进程，如如果此时复位位信号resset有效（高高电平），锁锁存器lattch3被复复位，输出信信号q为低电电平；如果此此时复位信号号resett无效（低电电平），并且且装载信号lload有效效（高电平），锁锁存器lattch3输出出信号q为输输入信号daata；否则则，锁存器输输出保持原值值，亦即数据据锁存。下图图21-3为为同步锁存器器的仿真波形形图：图21-3 同步锁存器器的仿真图形形（3）异步锁存存器：异

34、步锁存器，是是指复位与时时钟不同步的的锁存器。例例21-1-4为异步锁锁存器的VHHDL模型：每当时钟信号cclk跳变或或者复位信号号resett激活进程时时，如果此时时复位信号rreset有有效（高电平平），锁存器器latchh4被复位，输输出信号q为为低电平；如如果此时复位位信号resset无效（低低电平），并并且正好时钟钟上升沿到达达，而装载信信号loadd有效（高电电平），则锁锁存器lattch4输出出信号q为输输入信号daata；否则则，锁存器输输出保持原值值，亦即数据据锁存。下图图21-4为为异步锁存器器的仿真波形形图：图21-4 异步锁存器器的仿真图形形1触发器（fflip-ff

35、lop）触发器（fliip-floop）是最基基本的时序电电路单元，指指的是在时钟钟沿的触发下下，引起输出出信号改变的的一种时序逻逻辑单元。常常见的触发器器有三种：DD触发器、TT触发器和JJK触发器。（1）D触发器器：D触发器是最常常用的触发器器。按照有无无复位信号和和置位信号，以以及复位、置置位信号与时时钟是否同步步，可以分为为多种常见的的D触发器模模型，以下将将逐一给出示示例和简单的的说明。例221-2-11为简单D触触发器的VHHDL模型：D触发器dfff1是最简单单的D触发器器，没有复位位和置位信号号，在每个时时钟信号cllk的上升沿沿，输出信号号q值为输入入信号d；否否则，触发器器

36、dff1的的输出信号qq保持原值。图图21-5为为简单D触发发器的仿真波波形图：图21-5 简单D触发发器的仿真图图形例21-2-22为带异步置置位D触发器器的VHDLL模型：dff2是一个个带异步置位位的D触发器器，当时钟信信号clk或或者置位信号号prn有跳跳变时激活进进程。如果此此时置位信号号prn有效效（高电平），DD触发器dfff2被置位位，输出信号号q为高电平平；如果置位位信号prnn无效（低电电平），而且且此时时钟出出现上跳沿，则则D触发器ddff2的输输出信号q变变为输入信号号d；否则，DD触发器dfff2的输出出信号q保持持原值。图221-6为带带异步置位DD触发器的仿仿真波

37、形图：图21-6 带异步置位位D触发器的的仿真图形例21-2-33为带异步复复位D触发器器的VHDLL模型：dff3是一个个带异步复位位的D触发器器，当时钟信信号clk或或者复位信号号clr有跳跳变时激活进进程。如果此此时复位信号号clr有效效（高电平），DD触发器dfff3被复位位，输出信号号q为低电平平；如果复位位信号clrr无效（低电电平），而且且此时时钟出出现上跳沿，则则D触发器ddff3的输输出信号q变变为输入信号号d；否则，DD触发器dfff3的输出出信号q保持持原值。图221-7为带带异步复位DD触发器的仿仿真波形图：图21-7 带异步复位位D触发器的的仿真图形例21-2-44为

38、带异步复复位和置位DD触发器的VVHDL模型型：dff4是一个个带异步复位位和置位的DD触发器，当当时钟信号cclk、复位位信号clrr或者置位信信号prn有有跳变时激活活进程。如果果此时复位信信号clr有有效（高电平平），D触发发器dff44被复位，输输出信号q为为低电平；如如果复位信号号clr无效效（低电平），而而置位信号有有效（高电平平），D触发发器dff44被置位，输输出信号q为为高电平；如如果复位信号号clr和置置位信号prrn都无效（低低电平），而而且此时时钟钟出现上跳沿沿，则D触发发器dff44的输出信号号q变为输入入信号d；否否则，D触发发器dff44的输出信号号q保持原值值。

39、图21-8为带异步步复位和置位位D触发器的的仿真波形图图：图21-8 带异步复位位和置位D触触发器的仿真真图形例21-2-55为带同步置置位D触发器器的VHDLL模型。在该该例中dfff5是一个带带同步置位的的D触发器，当当时钟信号cclk有跳变变时激活进程程。如果此时时置位信号pprn有效（高高电平），DD触发器dfff5被置位位，输出信号号q为高电平平；如果置位位信号prnn无效（低电电平），而且且此时时钟出出现上跳沿，则则D触发器ddff5的输输出信号q变变为输入信号号d；否则，DD触发器dfff5的输出出信号q保持持原值。图21-9为带带同步置位DD触发器的仿仿真波形图：图21-9 带

40、同步置位位D触发器的的仿真图形例21-2-66为带同步复复位D触发器器的VHDLL模型：dff6是一个个带同步复位位的D触发器器，当时钟信信号clk有有跳变时激活活进程。如果果此时复位信信号clr有有效（高电平平），D触发发器dff66被复位，输输出信号q为为低电平；如如果复位信号号clr无效效（低电平），而而且此时时钟钟出现上跳沿沿，则D触发发器dff66的输出信号号q变为输入入信号d；否否则，D触发发器dff66的输出信号号q保持原值值。图21-10为带同同步复位D触触发器仿真波波形图：图21-10 带同步复复位D触发器器的仿真图形形例21-2-77为带同步置置位和复位DD触发器的VVHD

41、L模型型：dff7是一个个带同步复位位和置位的DD触发器，当当时钟信号cclk有跳变变时激活进程程。如果此时时复位信号cclr有效（高高电平），DD触发器dfff7被复位位，输出信号号q为低电平平；如果复位位信号clrr无效（低电电平），而置置位信号有效效（高电平），DD触发器dfff7被置位位，输出信号号q为高电平平；如果复位位信号clrr和置位信号号prn都无无效（低电平平），而且此此时时钟出现现上跳沿，则则D触发器ddff7的输输出信号q变变为输入信号号d；否则，DD触发器dfff7的输出出信号q保持持原值。图221-11为为带同步置位位和复位D触触发器的仿真真波形图：图21-11 带同

42、步置置位和复位DD触发器的仿仿真图形（2）T触发器器T触发器的特点点是在时钟沿沿处输出信号号发生翻转。按按照有无复位位、置位信号号以及使能信信号等，T触触发器也有多多种类型。例例21-2-8为带异步步复位T触发发器的VHDDL模型：tff1是一个个带有异步复复位的T触发发器。每当时时钟信号cllk或者复位位信号clrr有跳变时进进程被激活。如如果此时复位位信号clrr有效（高电电平），T触触发器tfff1被复位，输输出信号q为为低电平；如如果复位信号号clr无效效（低电平），而而时钟信号cclk出现上上跳沿，则TT触发器tfff1的输出出信号q发生生翻转；否则则，输出信号号q保持不变变。图21

43、-12为带异异步复位T触触发器的仿真真波形图：图21-12 带异步复复位T触发器器的仿真图形形例21-2-99为带异步置置位T触发器器的VHDLL模型：tff2是一个个带有异步置置位的T触发发器。每当时时钟信号cllk或者置位位信号prnn有跳变时进进程被激活。如如果此时置位位信号prnn有效（高电电平），T触触发器tfff2被置位，输输出信号q为为高电平；如如果置位信号号prn无效效（低电平），而而时钟信号cclk出现上上跳沿，则TT触发器tfff2的输出出信号q发生生翻转；否则则，输出信号号q保持不变变。图21-13为带异异步置位T触触发器的仿真真波形图：图21-13 带异步置置位T触发器

44、器的仿真图形形例21-2-110为带使能能（enabble）端和和异步复位TT触发器的VVHDL模型型：tff3是一个个带有异步复复位和使能的的T触发器。每每当时钟信号号clk或者者复位信号cclr有跳变变时进程被激激活。如果此此时复位信号号clr有效效（高电平），TT触发器tfff3被复位位，输出信号号q为低电平平；如果复位位信号clrr无效（低电电平），而时时钟信号cllk出现上跳跳沿，并且触触发器翻转使使能信号enn有效（高电电平），则TT触发器tfff3的输出出信号q发生生翻转；否则则，输出信号号q保持不变变。图21-14为带使使能端和异步步复位T触发发器的仿真波波形图：图21-14

45、带使能端端和异步复位位T触发器的的仿真图形（3）JK触发发器JK触发器中，JJ、K信号分分别扮演置位位、复位信号号的角色。为为了更清晰的的表示出JKK触发器的工工作过程，以以下给出JKK触发器的真真值表（如表表21-1所所示）。JKCLKQn+100Qn10101011NOT QnXXQn表21-1 JK触发器器真值表按照有无复位（cclr）、置置位（prnn）信号，常常见的JK触触发器也有多多种类型，例例21-2-11为基本本JK触发器器的VHDLL模型：jkff1是一一个基本的JJK触发器类类型。在时钟钟上升沿，根根据j、k信信号，输出信信号q作相应应的变化。用用case语语句实现iff条

46、件语句，即即简化了语句句，又增加了了效率。图221-15为为基本JK触触发器的仿真真波形图：图21-15 基本JKK触发器的仿仿真图形例21-2-112为带异步步复位（cllr）、置位位（prn）的JK触发器的的VHDL模型型：jkff2是一一个带有异步步复位和置位位的JK触发发器模型。每每当时钟信号号clk、置置位信号prrn或者复位位信号clrr有跳变时激激活进程。如如果此时复位位信号clrr有效（高电电平），JKK触发器jkkff2被复复位，输出信信号q为低电电平；如果复复位信号cllr无效（低低电平），而而置位信号pprn有效（高高电平），则则JK触发器器jkff22被置位，输输出信号

47、q为为高电平；如如果复位信号号clr和置置位信号prrn都无效（低低电平），在在时钟上升沿沿，根据j、kk信号的变化化，输出信号号q作相应的的变化。图221-16为为带异步复位位、置位JKK触发器的仿仿真波形图：图21-16 带异步复复位、置位JJK触发器的的仿真图形1寄存器（RRegistter）：寄存器（reggisterr）也是一种种重要的基本本时序电路。顾顾名思义，寄寄存器主要是是用来寄存信信号的值，包包括标量和向向量。在数字字系统设计中中，可将寄存存器分成通用用寄存器和移移位寄存器。（1）通用寄存存器：通用寄存器的功功能是在时钟钟的控制下将将输入数据寄寄存，在满足足输出条件时时输出数

48、据。例21-3-11为通用寄存存器的VHDDL模型：reg是一个通通用寄存器，在在时钟信号cclk的上升升沿，如果输输出使能信号号enablle有效（高高电平），则则输入信号dd送到寄存器器中，输出信信号q为输入入信号d的值值，否则输出出信号q保持持原值不变，亦亦即起到锁存存数据的作用用。图21-17为通用用寄存器的仿仿真波形图：图21-17 通用寄存存器的仿真图图形（2）移位寄存存器：顾名思义，移位位寄存器的功功能是寄存输输入数据，并并在控制信号号的作用下将将输入数据移移位输出。移移位寄存器种种类繁多，大大致可以归纳纳为逻辑移位位寄存器和算算术移位寄存存器两大类。逻逻辑移位寄存存器的特点是是

49、，高位和低低位移入的数数据都为零；算术移位寄寄存器的特点点是，高位移移入的数据为为相应符号的的扩展，低位位移入的数据据为零。例221-3-22为简单移位位寄存器的VVHDL模型型：在每个时钟的上上升沿，移位位寄存器shhift根据据控制指令ccontrool将输入数数据d逻辑左左移相应位后后输出。图221-18为为简单移位寄寄存器的仿真真波形图：图21-18 简单移位位寄存器的仿仿真图形例21-3-33为循环移位位寄存器（ccycle shiftt regiister）的的VHDL模模型：在每个时钟的上上升沿，循环环移位寄存器器shiftt根据控制指指令conttrol将输输入数据d循循环左移

50、相应应位后输出。图图21-199为循环移位位寄存器的仿仿真波形图：图21-19 循环移位位寄存器的仿仿真图形1计数器（ccounteer）：计数器（couunter）是是数字系统中中常用的时序序电路，因为为计数是数字字系统的基本本操作之一。计计数器在控制制信号下计数数，可以带复复位和置位信信号。因此，按按照复位、置置位与时钟信信号是否同步步可以将计数数器分为同步步计数器和异异步计数器两两种基本类型型，每一种计计数器又可以以分为进行加加计数和进行行减计数两种种。在VHDDL描述中，加加减计数用“”和“”表示即可。（1）同步计数数器：同步计数器与其其它同步时序序电路一样，复复位和置位信信号都与时钟

51、钟信号同步，在在时钟沿跳变变时进行复位位和置位操作作。例21-4-1为带带时钟使能的的同步4位二二进制减法计计数器的VHHDL模型：count是一一个带时钟使使能的同步44位二进制减减法计数器，计计数范围F0。每当时时钟信号或者者复位信号有有跳变时激活活进程。如果果此时复位信信号clr有有效（高电平平），计数器器被复位，输输出计数结果果为0；如果果复位信号无无效（低电平平），而时钟钟信号clkk出现上升沿沿，并且计数数器的计数使使能控制信号号en有效（高高电平），则则计数器coount自动动减1，实现现减计数功能能。图21-20为带时时钟使能的同同步4位二进进制减法计数数器的仿真波波形图：图2

52、1-20 带时钟使使能的同步44位二进制减减法计数器的的仿真图形（2）异步计数数器同样的道理，异异步计数器是是指计数器的的复位、置位位与时钟不同同步。例211-4-2为为带时钟使能能的异步4位位二进制加法法计数器的VVHDL模型型：counta是是一个带时钟钟使能的异步步4位二进制制加法计数器器，计数范围围0F。每每当时钟信号号或者复位信信号有跳变时时激活进程。如如果此时复位位信号clrr有效（高电电平），计数数器被复位，输输出计数结果果为0；如果果复位信号无无效（低电平平），而时钟钟信号clkk出现上升沿沿，并且计数数器的计数使使能控制信号号en有效（高高电平），则则计数器coount自动动

53、加1，实现现加计数功能能。图21-21为带时时钟使能的异异步4位二进进制加法计数数器的仿真波波形图：图21-21 带时钟使使能的异步44位二进制加加法计数器的的仿真图形实验步骤1在QuarrtusIII 5.0软软件中新建文文本文件，输输入自己设计计的VHDLL程序代码，编编译，仿真，锁锁定管脚并下下载到目标芯芯片。2将信号源模模块第一全局局时钟GCLLK1跳线器器接需要的时时钟频率CLLK，拨位开开关作为数据据输入和控制制信号输入，LLED作为锁锁存器、触发发器、寄存器器、计数器的的输出，观察察显示结果，验验证程序的正正确性。实验五 Mellay型有限限状态机的设设计实验目的掌握Mealyy

54、型有限状态态机的特点和和其VHDLL语言的描述述方法。实验内容1绘制本实验验中例23-1-1的状状态转换图。2上机编写本本实验中例223-1-11的实验程序序，并进行实实验验证程序序的正确性。实验仪器ZY11EDAA13BE型型实验箱通用用编程模块，配配置模块，时时钟源模块，开开关按键模块块，LED显示示模块。实验原理与Moore型型有限状态机机不同，Meealy型有有限状态机的的输出不单与与当前状态有有关，而且还还与输入信号号的当前值有有关。在图223-1中描描述了Meaaly型有限限状态机的示示意图。图23-1 Mealyy型有限状态态机示意图Mealy型有有限状态机的的输出直接受受输入信

55、号的的当前值影响响，而输入信信号可能在一一个时钟周期期内的任意时时刻发生变化化，这使得MMealy型型有限状态机机对输入的响响应发生在当当前的时钟周周期，比Mooore型有有限状态机对对输入信号的的响应要早一一个周期。因因此，输入信信号的噪声可可能影响正在在输出的信号号。例23-1-11是一个两进进程Meally型有限状状态机的例子子。进程COOMREG是是时序与组合合混合型进程程，它将状态态机的主控时时序电路和主主控状态译码码电路同时用用一个进程来来表达。进程程COM1负负责根据当前前输入状态和和输入信号的的变化给出不不同的输出数数据。该例的的VHDL语语言如下所示示：在例23-1-1中，由

56、于于输出信号是是由组合逻辑辑电路直接产产生，所以可可以从该状态态机的工作时时序图23-2上清楚的的看到输出信信号有许多毛毛刺。为了解解决这个问题题，可以考虑虑将输出信号号Q值由时钟钟信号锁存后后再输出。可可以在例233-1-1的CCOM1进程程中添加一个个IF语句，由由此产生一个个锁存器，将将Q锁存后再再输出。但是是如果实际电电路的时间延延迟不同，或或发生变化，就就会影响锁存存的可靠性，即即这类设计方方式不能绝对对保证不出现现毛刺。比较较保险的方式式仍然是参照照实验二十二二的例22-1-1中单单进程的描述述方法，这个个工作将留给给读者自行完完成，此处不不再加以说明明。图23-2 例23-11-

57、1多进程程Mealyy型状态机的的工作时序实验步骤1在QuarrtusIII 5.0软软件中新建文文本文件，输输入例22-1-1的VVHDL程序序代码，编译译，仿真，锁锁定管脚并下下载到目标芯芯片。2将信号源模模块第一全局局时钟GCLLK1跳线器器接需要的时时钟频率CLLK，拨位开开关作为数据据输入和控制制信号输入，LLED作为状状态机输出，观观察实验结果果。 综合实验二十二二和实验二十十三的论述，MMoore型型有限状态机机和meally型有限状状态机各有特特点。通常情情况下，对于于一个具体的的数字系统，一一个具体电路路的性能指标标规范，可能能适合于用MMoore型型有限状态机机实现；而对对

58、于另外一个个具体的数字字系统和另外外一个具体电电路的性能指指标规范，又又适合于用MMealy型型有限状态机机实现。硬件件设计者应该该根据具体情情况，结合MMoore和和Mealyy型有限状态态机的特点进进行选择使用用。实验六 ROMM设计实验目的熟悉只读存储器器ROM。 实验内容设计一个168位的ROOM。实验仪器ZY11EDAA13BE型型实验箱通用用编程模块，配配置模块，时时钟源模块，开开关按键模块块，数码管显示示模块。实验原理ROM即只读存存储器，主要要用作存储固固定的数据。在在设计ROMM时，可采用用数组或WHHEN-ELLSE语句。数数组描述的RROM在面积积上是最有效效的。在用数数

59、组描述时，常常把数组常量量描述的ROOM放在一个个程序包中，这这种方法可以以提供ROMM的重用，在在程序包中用用常量定义RROM的大小小，在使用时时修改参数大大小即可改变变ROM的大大小。由于QQuartuusII 55.0软件不不支持数组描描述的语句，本本实验采用比比较直观的WWHEN-EELSE语句句设计一个1168的RROM，例31-1-11：用WHEEN-ELSSE语句设计计的168的ROMM下图为上述VHHDL代码生生成的ROMM模型：例31-1-11是一个1668位的只读读存储器的VVHDL模型型。当片选信信号CS有效效，则可根据据地址信号aadd30读取单单元地址，在在输出端DA

60、ATA70输出数数据。当CSS无效，输出出总为低电平平 “000000000”。图31-1为168位只读存存储器的仿真真波形图：图31-1 168位只读存存储器的仿真真波形实验步骤1在QuarrtusIII 5.0软软件中新建原原理图文件，输输入自己设计计的原理图，编编译，仿真，锁定管脚并下载载到目标芯片片。2将第一全局局时钟CLKK1的跳线器器接327668Hz。拨拨位开关KDD1为清零控控制(高电平平有效)，KD2为片选信信号CS(高高电平有效)。KD3-KD6作为为数据地址输输入ADD30，数码码管SM2-SM1显示示该数据地址址。数码管SSM4-SMM3显示读出出数据。其中中输入地址与