FPGA在软件无线电中的应用

1、Altera中文资料FPGA在软件件无线电中的的应用介绍软件无线电（SDR）是具有可重配置硬件平台的无线设备，可以跨多种通信标准。它们因为更低的成本、更大的灵活性和更高的性能，迅速称为军事、公共安全和商用无线领域的事实标准。SDR成为商用流行的主要原因之一是它能够对多种波形进行基带处理和数字中频（IF）处理。IF处理将数字信号处理的领域从基带扩展到RF。支持基带和中频处理的能力增加了系统灵活性，同时减小了制造成本。基带处理无线标准不断地发展，通过先进的基带处理技术如自适应调制编码、空时编码（STC）、波束赋形和多入多出（MIMO）天线技术，支持更高的数据速率。基带信号处理器件需要巨大的处理带宽

2、，以支持这些技术中大计算量的算法。例如，美国军事联合战术无线系统（JTRS）定义了军事无线中20多种不同的无线波形。一些更复杂的波形所需的计算能力在标准处理器上是每秒数百万条指令（MIPS），或者如果在FPGA实现是数千个逻辑单元。协处理器特性SDR基带处理通常需要处理器和FPGA。在这类应用中，处理器处理系统控制和配置功能，而FPGA实现大计算量的信号处理数据通道和控制，让系统延迟最小。当需要从一种标准切换至另一种标准时，处理器能够动态地在软件的主要部分间切换，而FPGA能够根据需要完全重新配置，实现特定标准的数据通道。FPGA可以作为协处理器同DSP和通用处理相连，这样具有更高的系统性能和

3、更低的系统成本。自由地选择在哪实现基带处理算法为实现SDR算法提供了另一种方式的灵活性。 基带部件也需要足够灵活让所需的SDR功能支持在同一种标准增强版本之间的移植，并能够支持完全不同的标准。可编程逻辑结合软核处理器和IP，具有了提供在现场远程升级的能力。图1 是一个框图，其中FPGA能够通过IP功能如Turbo编码器、Reed-Solomon编码器、符号交织器、符号映射器和IFFT，很容易地重配置支持WCDMA/HSPDA或802.16a标准的基带发送功能。 图1. 两种无线信号的SDR基带数据通道重配置例子数字IF处理数字频率变化具有比传统模拟无线处理方式更高的性能。FPGA提供了一种高度

4、灵活和集成的平台，在这之上以合理的功率实现大计算量的数字IF功能，这在便携系统中是一个关键的因素。能够在FPGA实现的IF功能包括数字上变频器（DUC）和下变频器（DDC），以及数字预畸变（DPD）和波峰系数削减（CFR），帮助降低功放的成本和功率（见图2）1. DUC:数字上变频器 2. CFR: 波峰系数削减 3. DPD: 数字预畸变 4. DDC: 数字下变频器 5. PA: 功放 6. LNA: 低噪放 图2. 在SDR架构中中频处理单元例子数字上变频器数字格式（在基带处理单元和上变频器之间一般需要）可以顺利地加到上变频器的前端。这项技术为上变频器提供了全定制的前端，容许信道化的高带

5、宽输入数据。定制逻辑或软核嵌入式处理器可用来控制上变频器和FPGA中实现的基带处理单元之间的接口。在数字上变频中，输入数据在用可调的载波频率进行正交调制之前经过基带滤波和插值。为了实现插值基带有限冲激响应（FIR）滤波器，必须在速度面积之间进行权衡为特定的标准获得优化的固定或自适应架构。数控振荡器核也能够产生多种架构，它们具有超过115db无寄生动态范围和非常的高性能。根据支持的频率分配数量，在FPGA中可以很容易地例化多个上变频器。波峰系数削减3G 基于CDMA的系统和多载波系统如正交频分复用（OFDM）的信号具有很高的峰平比（波峰系数）。这样的信号会极大地降低基站中功放的效率。对多波形标准

6、，在FPGA中实现的波峰系数削减技术是一种降低功放成本和复杂度的合算的方式。数字预畸变高速移动数据传输采用非恒包络调制技术如QPSK和正交幅度调制（QAM）。这对PA的线性度有严格的要求。DPD线性化技术，包括查找表和多项式方式都可以有效地在包含DSP块的FPGA中实现。这些DSP块中的乘法器可以在很高的时钟速率下运行，可以有效地分时实现复数乘法。当SDR基站中使用FPGA时，FPGA可以为特定的标准重配置来实现合适的DPD算法，有效地线性化PA。数字下变频器在接收器侧，数字IF技术可以对IF信号进行采样，在数字域执行信道化和采样率转换。使用降采样技术，高频IF信号（同时100MHz以上）可以

7、被量化。因为不同的标准有不同的码片/比特速率，对SDR应用需要非整数采样率，把采样数转换为任何标准基本码片/比特速率的整数倍。结论FPGA提供了通用的计算结构，非常适合于软件无线电中基带和IF数字处理的需要。另外，结合通用处理器或DSP，它们作为通用处理器或DSP软件处理的硬件协处理器，能够增强功能，改善吞吐量，减小系统成本和降低系统功率。作者：Joel A. SeelyTechnical Marketing ManagerAutomotive, Industrial and Military Business UnitAltera Corporation采用编译增强技技术，提高高高密度FPG

8、GA设计工作作效率现场可编程门阵阵列（FPGGA）体系创创新以及向990nm工艺艺技术的过渡渡显著提高了了FPGA的密密度和性能。FPGA设计人员不仅需要更高的逻辑密度和更快的性能表现，还要求具有嵌入式处理器、数字信号处理（DSP）模块以及其他硬件IP结构等复杂的器件功能。但是，由于FPGA设计规模越来越大、越来越复杂，为了能够抓住稍纵即逝的市场机会，设计人员必需尽快完成其设计。FPGA器件供供应商一直努努力提高编译译时间效率，改改善时序逼近近流程，但是是却无法满足足设计人员更更高效工作的的要求。Alltera Quarttus II软件5.0增强编编译技术明显显缩短设计迭迭代时间，在在关键性

9、能通通路上进行设设计优化，保保持性能已达达到要求的区区域特性不变变，该技术是是前所未有的的，极大的提提高了设计效效率。编译增强优势现在的一个高级级FPGA标准准编译流程包包括RTL综合、布布局布线等，高高密度FPGGA的每次设设计编译在任任何情况下都都要耗费455分钟到4个多小时的的时间，这显显然限制了设设计人员每天天所能进行的的迭代次数，可可能会少至两两次，明显减减缓了设计过过程。设计人人员采用标准准编译设计流流程来优化部部分设计时序序性能时也会会降低设计效效率。这种优优化通常不利利于逻辑布局局，影响设计计中其他部分分的性能，不不得不进行额额外的多次设设计迭代。对于当今的高密密度、高性能能F

10、PGA设计计，必需具有设设计和调试阶阶段快速迭代代的能力。Alterra Quaartus II软件5.0为高密密度FPGAA设计提供了了最先进的技技术，如以前前只有专用集集成电路（AASIC）才才具有的增强强设计和编译译能力等。与与相应的ASSIC相比，FPGGA编译效率率更高，ASSIC即使采采用增强方法法，仍需要几几小时到几天天的时间来完完成编译，而而FPGA编译译只需要几分分钟到几小时时的时间。设计人员采用QQuartuus II增增强编译技术术，可以逐步步编译其设计计分区，比进进行全部设计计的标准编译译时间缩短近近70%。性能能保留是增强强编译技术的的另一个主要要优势。通过过只对设计

11、中中的一个分区区进行编译，可可以保持其他他部分的性能能和结果不变变。这种性能能保留特性使使设计人员能能够以更少的的设计迭代，更更高效的达到到时序逼近 Quarrtus III 5.00编译增强设设计流程。编译增强使设计计人员能够以以逻辑和物理理分区的形式式组织设计，进进行综合和适适配。只针对对特定设计分分区进行新的的编译，从而而能够显著缩缩短设计迭代代时间。编译译增强特性有有助于基于模模块的设计，对对没有修改的的设计模块，保保持其性能不不变。设计人人员还可以只只对特定设计计分区采用物物理综合等优优化技术，而而不改动其他他模块。传统上，一个层层次设计在进进行逻辑综合合和适配之前前转换为单一一的网

12、表，每每修改一次设设计，就要对对整个设计进进行重新编译译，减缓了设设计过程。而而编译增强特特性使设计人人员能够沿任任意层次边界界划分设计分分区。采用AAlteraa Quarrtus III软件，可可分别对不同同的层次设计计分区进行综综合和适配。分分区可以组合合、合并形成成网表后，进进入后面的QQuartuus II编编译流程。重重新编译设计计时，设计人人员可以为每每个分区选择择使用新的源源代码、后综综合结果以及及后适配结果果。编译增强设计流流程Quartuss II编译译增强特性改改善了标准QQuartuus II设设计流程，使使设计人员能能够重新使用用、保留前次次编译结果，节节省编译时间间

13、。在一个标标准设计流程程中，源代码码完成后，如如果修改设计计中的任何部部分，设计都都要重新进行行编译，处理理源代码，布布局所有逻辑辑。采用这种种方法的原因因之一在于能能够得到质量量最佳的结果果。通过处理理全部设计，编编译器能够进进行全局优化化，改善面积积大小，提高高性能。但是是，对于有些些情况，需要要采用增强编编译设计流程程。当选好设设计中的一个个分区，并在在器件平面布布置中进行布布局后，设计计人员可以加加速其设计编编译时间，而而保持结果质质量不变，甚甚至提高结果果质量。设计人员可能希希望在设计主主体完成后，在在设计后期修修改或优化一一个特定模块块时，采用编编译增强技术术。在这种情情况下，他们

14、们可以保持没没有改动的模模块性能不变变，缩短后面面迭代的编译译时间。编译译增强特性在在有些情况下下，能够同时时有利于缩短短编译时间和和达到时序逼逼近。设计中中有些分区丢丢失或不完整整时，该特性性还可以用于于对其他分区区进行编译和和优化。设计分区和设计计层次通常的设计实践践是生成模块块化或层次化化的设计，对对实体分别进进行设计，然然后在高级工工程中例化，形形成一个完整整的设计。编编译增强技术术对设计中的的每个实体不不自动处理为为设计分区；设计人员必必需在该工程程顶层以下，指指定一个或多多个层次。生生成分区使编编译器不对整整个分区边界界进行优化，但但仍可以通过过对每个分区区分别进行综综合和布局，来

15、来实现编译增增强技术。 层次设计计使边界独立立的分区能够够采用编译增增强技术。由于分区必需由由层次化的边边界进行隔离离，因此分区区无法成为一一个层次化实实体中逻辑的的一部分。形形成一个分区区后，该分区区内的每个层层次化实体成成为同一分区区的组成。设设计人员能够够在一个已有有分区中，为为该层次化实实体生成新的的分区，在这这种情况下，新新分区中的实实体不再是更更高级别分区区的组成部分分。设计分区和物理理区域编译增强特性的的设计分区为为逻辑分区，有有别于器件平平面布置图中中的物理区域域，在平面布布置图中，对对大小和位置置进行了规定定。一个逻辑辑设计分区不不是指器件的的物理部分，不不用于直接控控制逻辑

16、布局局。一个逻辑设计分分区在设计层层次之间建立立一个虚拟边边界，因此每每个分区分别别进行编译，彼彼此之间不会会发生逻辑优优化。在采用用编译增强技技术建立设计计时，建议设设计人员将每每个设计分区区分配给一个个物理区域，来来提高结果质质量。生成设计分区的的建议设计人员规划设设计时，应牢牢记每个分区区的大小和范范围，以及设设计中的不同同部分在设计计过程中会怎怎样变化。由由于采用分区区时，不会出出现交叉边界界优化，设计计结果质量以以及性能会随随着分区数量量的增加而下下降。因此，尽尽管更多的分分区能够更大大的缩短编译译时间，设计计人员还是应应该限制分区区数量，防止止结果质量下下降。在ASIC设计计流程中

17、，设设计人员要记记录每个分区区的输入和输输出端口，尽尽可能避免越越过分区边界界的任何时延延。此外，设设计人员应尽尽量减少越过过分区边界的的通路数量，以以简化时序逼逼近处理，也也应尽可能以以时钟域来划划分区域。生成设计平面布布置图一旦完成设计分分区后，设计计人员应在器器件中为每个个分区分配一一个物理位置置。分区设计计生成平面布布置图的最简简单办法是对对每个分区（包包括顶层分区区）生成一个个物理位置约约束。对于采用编译增增强的设计而而言，平面布布置图位置规规划非常重要要，这是因为为当器件中某某个区域的多多数资源已经经占用时，它它可以帮助避避免适配器向向该区域放置置或替换部分分设计。在这这种情况下，

18、其其他分区的后后适配网表布布局迫使适配配器在器件的的空闲部分放放置新的或修修改后的分区区。这样做会会直接导致两两个不利结果果。第一，由由于物理约束束的数量增多多，适配器必必需全速运转转，因此编译译时间明显延延长。第二，由由于目标分区区的布局分散散在器件中，因因此结果质量量会下降，有有时甚至非常常显著。 带有位位置分配的典典型器件平面面布置图。 不带有位位置分配的典典型器件平面面布置图。利用Quarttus III早期时序估估算器的优势势早期时序估算器器不必进行完完整的设计编编译，即可提提供准确的设设计时序估算算。估算结果果平均在实际际设计性能的的11以内。设设计人员可以以采用时序逼逼近平面布置

19、置图编辑器来来查看该功能能生成的“布局估算”，识别出关关键通路，根根据需要加入入或修改平面面布置图约束束。然后，早早期时序估算算器能够迅速速评估平面布布置图位置分分配或逻辑修修改的效果，对对设计变量进进行快速迭代代，帮助设计计人员找到最最佳方案。分区和平面布置置图方案成功功的关键设计人员在为结结果生成平面面布置图位置置分配之前，应应对结果进行行比较，如果果不能符合以以下准则，应应考虑采用其其他方案： 在设计分分区完成和生生成平面布置置图位置分配配之后，不应应观察到fMAX劣化。在在许多情况下下，允许fMAX略有增增加。 在设计分区区完成和生成成平面布置图图位置分配之之后，面积增增加不应超过过5

20、。 布线阶段段花费的时间间不应明显增增加。如果布布线时间明显显增加，平面面布置图位置置分配可能产产生了大量的的布线拥塞。为帮助修改和优优化每个分区区的位置分配配，设计人员员可采用Quuartuss II软件件的时序逼近近平面布置图图来确定布线线拥塞的区域域。结论Altera Quarttus III编译增强技技术显著缩短短了设计迭代代时间，其性能保留留特性是前所所未有的，极极大的提高了了设计人员工工作效率。设设计人员采用用该技术每天天能够进行44至5次的高密度度FPGA设计计迭代，而采采用传统编译译方法只能进进行1至2次迭代，设设计迭代时间间减少近700%，明显缩缩短了全部开开发时间。编编译增

21、强特性性实现的性能能保留功能使使设计人员能能够以更少的的设计迭代，更更高效的达到到时序逼近复用器重构降低低FPGA成成本摘要本文介绍了一种种新的能够降降低FPGAA实际设计200成本的综综合算法。该该算法通过减减少复用器所所需查找表（LUT）的数量来实现。算法以效率更高的4:1复用器替代2:1复用器树。算法性能关键在于寻找总线上出现的复用器数量。新的优化方法占用一定的逻辑，这些逻辑由总线进行分担，从而减少了总线上每个比特位所需的逻辑。关键词FPGA、复用用器、重构、重重新编码、总总线、逻辑优优化、综合。1. 引言复用器是数据通通道常用的构构建模块，被被广泛应用在在处理器11、处理器器总线、网络

22、络交换，甚至至是资源共享享的DSP设计中中。据估计，复复用器一般要要占用一个FFPGA设计计2 225%以上的的面积。因此此，优化FPPGA设计的的关键在于怎怎样优化复用用器。本文介绍了一种种新的复用器器重构算法，该该算法减小了了复用器在基基于4输入查找表表（4-LUUT）FPGA体系系结构中所占占用的面积。基基准测试结果果表明复用器器平均减少了了17%，在一一些设计中，4-LUT整体减少20%。2.1节阐述了了复用器是如如何由行为级级VHDL4或Verillog5代码产生的的，2.2和2.3节阐述述复用器树和和复用器总线线在设计中是是怎样生成的的。2.4节说明明这些结构怎怎样由4-LLUT实

23、现，阐阐述如何采用用两个4-LLUT有效实实现一个4:1二进制复复用器。第 REF _Ref97560363 r h * MEERGEFOORMAT 3节介绍了一一种叫做压缩缩的新技术，该该技术附加一一些控制逻辑辑，将多个22:1复用器器重新组合为为有效的4:1复用器，从从而减少了为为总线上每一一个比特位实实现复用器所所需要的4-LUT数量量，所附加的的控制逻辑代代价由整个总总线来分担。优优化复用器总总线是复用器器重构算法的的核心。4.1节阐述复复用器重构算算法如何构建建设计中的复复用器树总线线。 REF _Ref97605769 r h * MERGEEFORMAAT 4.22节的重构方方法

24、用于执行行 REF _Ref97605782 r h * MMERGEFFORMATT 4.3节中定定义的均衡算算法。均衡增增加了由压缩缩生成的有效效4:1复用器器的数量。第5节总结了在在Alterra Quaartus II集成综综合中运行的的整个算法。第第 REF _Ref97605805 r h * MMERGEFFORMATT 6节列出了来来自120个Alterra真实用户户设计实例的的基准测试结结果，测试表表明面积减少少超过20%，平均节省省了4.2%。2. 背景知识2.1 复用器在在设计中是怎怎样实现的行为级HDL设设计中的任何何条件代码通通常会综合为为复用器。本本节阐述两个个最常

25、用的复复用器生成代代码实例。图1是VHDLL的case声明明及其2:11复用器树的的实现。采用用Verillog caase声明的的“paralllel ccase”指令5可产生生相似的结果果。注意，并不是所所有的casse声明将可可能的事件都都描述清楚，需需要依靠“defauult”或者“otherrs”条件来进一一步说明。在在这些情况下下，可以继续续将casee声明表征为为2:1复用器器树，但是这这种树结构可可能达不到平平衡。 REF _Ref87828357 h * MERRGEFORRMAT 图图2显示了“if-theen-elsse”声明是怎样样产生一个22:1复用器器链的。Veri

26、llog的“?:”和非平行caases可同样产生生相似的结构构。注意，复复用器链确保保如果第一个个if条件为“真”，将选择“a”数据输入，而而复用器其他他部分将被忽忽略。本文阐述的复用用器重构算法法应用于2:1复用器。综综合工具由行行为级代码开开始通常会生生成较大的复复用器。较大大的复用器总总是被分解为为2:1复用器器树，如何实实现这种分解解已经超出本本文讨论范围围。2.2 复用器树树设计中复用器之之间的馈入是是常见的现象象。例如，在一段HDLL代码中，如如下面的 REF _Ref88915488 h * MERGEFORMAT * MERRGEFORRMAT 图图3所示，if-then-el

27、se声声明中含有ccase声明明就会产生这这种现象。在复用器重构算算法中，识别别出较大的复复用器树对于于尽可能减少少面积是非常常重要的。2.3 复用器总总线VHDL信号或或Verillog线宽通通常会超过一一个比特位。当当采用if-then-else和和case声明明时，将会生生成大量具有有不同数据输输入的相同复复用器树，图图4是一个实例例。一组具有相同结结构的复用器器称为复用器器树总线。本文阐述的复用用器重构技术术采用了新的的对整个复用用器总线进行行优化的方法法，它通过由由4.1节中进进一步阐述的的总线识别和和形成技术来来实现。2.4 复用器代价在许多情况下，每每个2:1复用器器都需要一个个

28、单独的4-LUT。这这样，图1和图2中的复用器器结构都需要要三个4-LLUT。尽管管这些结构控控制编码不同同，但是它们们都具有4个不同的数数据输入，因因此可以当作作4:1复用器器。本节阐述述如何实现只只需要两个44-LUT的的4:1复用器器。图5是控制输入入S0低电平时时，一个有效效的4:1复用器器是如何工作作的。4:11复用器由两两个链接在一一起的4-LLUT（阴影影框所示）构构成。每个44-LUT被被设置为含有有阴影框中的的逻辑功能。如如白框所示，复复用器含有四四个输入a、b、c和d，以及两个个控制输入S0和S1。S0低电平时，低低位控制比特特S1在输入c和d中进行选择择，其结果通通过第二

29、个44-LUT，将将a或者b输入旁路。图6是控制输入入S0高电平时时，一个有效的的4:1复用器器是如何工作作的。低位控控制比特S11旁路c和d输入，直接接进入第二个个4-LUTT，对a或者b输入进行选选择，其结果果成为第二个个4-LUTT的输出。第3节描述的压压缩算法采用用这种有效的的4:1复用器器，重新实现现复用器结构构，达到了减减小面积的目目的。3. 压缩压缩是将低效的的4:1复用器器实现转换为为高效实现的的过程。复用用器重构算法法的面积节省省由压缩实现现。但是，在不同的的复用器表征征中进行转换换，通常需要要附加控制逻逻辑。实际上上，由于附加加逻辑结构抵抵消了使用高高效复用器结结构的优势，

30、这这种转换很少少能够产生真真正的面积节节省。而复用用器重构算法法采用新颖的的将整个复用用器总线进行行转换的方法法，这样，总总线上的多个个复用器可以以共享控制逻逻辑，因此，改改善后的复用用器结构优势势可通过总线线上的每个复复用器来实现现。图7显示了如何何将三个2:1复用器组组成的优先级级链转换为一一个4:1二进制制复用器。假假设控制输入入由不相关的的逻辑馈入，那那么这种转换换至多需要两两个额外的44-LUT控控制逻辑。如如果最初的复复用器至少占占用三个4-LUT，而而4:1复用器器只需要两个个即可实现，那那么这种转换换将节省3宽度或者更更宽总线的面面积。图8显示了如何何将一组排列列成树的2:1复

31、用器转转换为一个44:1复用器器。在这种情情况下，通过过仔细为4:1复用器选选择编码方式式，使S0在（A、B）和（C、D）之间进行行选择，限制制附加控制逻逻辑，只加入入最多一个44-LUT。此此时，这种转转换将节省22宽度或者更更宽总线的面面积。一般来讲，任何何的三个2:1复用器组组都可以通过过图7或图8的方式转换换为一个4:1复用器。但但是，这两种种转换必须在在宽度大于22的复用器总总线上进行，以以减小所需44-LUT的的数量，实际际上，如果这这两种转换不不在总线上进进行，将没有有意义。总线上2:1复复用器三联重重新编码是复复用器重构算算法的核心。下下一节将阐述述形成数量最最多三联的新新方法

32、。4. 复用器总线4.1 “库”的构造压缩减小了其所所编码的每一一个2:1复用器器三联面积，因因此，压缩应应用在较大的的复用器树上上最有效。本本节阐述大型型复用器树是是如何构建的的。设计中所所有的总线都都将被存储在在一种称为“库”的数据结构构中。复用器树采用下下面的方法构构建。设计中中所有2:11复用器以反反向深度顺序序排列。这意意味着那些离离寄存器或者者输出引脚最最近的复用器器将排在列表表前面。然后后从头至尾扫扫描列表，寻寻找每一个22:1复用器器，如果其输输出仅与另一一个2:1复用器器相连，则将将该复用器和和与其相连的的复用器一起起加到复用器器树中。否则则，将此2:1复用器作作为一个新复复

33、用器树的首首复用器。以以此方式来构构建的复用器器树含有最大大数量的复用用器。如果复用器树中中复用器的所所有数据输入入均不是由同同一个树中其其他的2:11复用器馈入入，则称此复复用器为初级级输入（对整整个树而言）。一旦所有的复用用器树已经形形成，则将其其合并成总线线。如果两个个复用器树要要并入同一个个总线，它们们必须具有相相同的结构，即即，2:1复用器器的排列相同同，并且每个个都有完全一一致的控制输输入。这可以以通过根据复复用器结构，对对所有复用器器树列表排序序来实现，在在列表中将结结构相同的树树靠近排列。总总线可直接由由结构相同的的树构成。通过规则选取来来实现总线宽宽度最大化。宽宽总线可以将将

34、由压缩引入入的控制逻辑辑开销降低到到最小。4.2 重构 REF _Ref97605782 r h * MERRGEFORRMAT 44.3节描述述均衡方法，该该方法能够使使压缩得到的的面积减小最最大化。均衡衡建立在重构构的基础上，其其概念由本节节给出。通过2:1复用用器所馈入的的一个2:11复用器，重重构移动该复复用器及其一一个输入。图图9显示了阴影影复用器与其其“f”输入的重构构。为保持原原始复用器总总线的功能，需需要附加一些些控制逻辑。这这些控制逻辑辑同样可以由由总线上的每每一个复用器器树来分担。图9中，重新编编码逻辑(cc6 ANDD (NOTT c3)必须确保当当c1、c3为“假”而c

35、6为“真”时，选择输输入“f”（与转换前前的情况一致致）。同样，当当c1、c3、c6为“假”时，选择输输入“g”，即(c6 AND (NOT cc3)也是是“假”。重构转换将选中中的复用器进进一步向复用用器树顶端移移动。因此，不断重复重重构转换，可可以将任意位位置的复用器器向顶端移动动。4.3 均衡压缩通过转换22:1复用器器三联，能够够减少实现复复用器总线所所需的4-LLUT数量。但但是，如果不不进行复用器器树重构，有有些结构是不不可能得到最最佳三联分组组的。例如，无无法将图100中所有的2:1复用器进进行分组，这这是因为每一一种可能的分分组都将会剩剩余一个2:1复用器而而无法处理。均衡的目

36、的在于于通过最少的的重构得到最最佳的压缩。对对于图10的例子，可可以采用图111所示的方方法，得到两两组2:1复用器器三联。均衡算法由图112的递归定定义。由首复复用器开始，算算法首先均衡衡复用器树左左面和右面数数据输入。均均衡返回还没没有连接为三三联的2:11复用器的数数量。均衡确确保形成尽可可能多的三联联，这样只会会剩余一个或或者两个2:1复用器，甚甚至没有剩余余。Balancee( m ) if (is_a_ muultipllexer (m) num_mmuxes = 1; / Countt thiss mux num_mmuxes += Baalancee(m。left); num_

37、mmuxes += Baalancee(m。rightt); if (nnum_muuxes = 3) if (num_muxess = 44) Applly traansforrmatioon shoown inn Figuure 133; eelse iif (nuum_muxxes = 5) Applly traansforrmatioon shoown inn Figuure 144; numm_muxees = nnum_muuxes 3; returrn numm_muxees; else retuurn 0; / primmary iinput: 0 muuxes图12: 均衡算

38、法法均衡中的任何阶阶段，都需要要对1到5个2:1复用器器进行均衡（从从左侧分支开开始最多两个个，从右侧分分支开始为两两个，还要算算上当前的22:1复用器器本身）。11或2个复用器不不会形成更多多的三联，而而3个复用器总总是能够形成成三联。4或5个复用器则则需要进行重重构，以免剩剩余无法处理理的复用器，这这种重构方法法在图13和图14中示出。5. 算法总结本文引入了复用用器树总线概概念，描述了了可用来提高高压缩性能的的均衡方法，压压缩以效率更更高的4:11复用器来替替代2:1复用器器三联。图115显示了全全部复用器重重构算法。Convertt_ Mulltipleexers_to_2:1s (

39、)Form_Muultipllexer_Treess( )Merge_MMultipplexerr_Treees_intto_Bussses( )Foreachh bus Balancee(bus) / (Minimmally rearrrange 2:1 iinto ttriplees)Compresss(buss) / (Convvert 22:1 trripless intoo effiicientt 4:1s) 图15: 复用器重重构算法复用器重构算法法性能依赖于于对较大复用用器树总线的的识别。由于于复用器重构构算法在整个个总线上分担担控制逻辑，因因此，总线越越宽，压缩的的效果就越明明

40、显。优化会会减小复用器器树间的相似似性，从而减减小所寻找的的总线宽度，因因此在复用器器重构之前，应应尽量避免优优化。复用器重构以分分解大的复用用器为2:11复用器开始始。设计中所所有2:1复用器器都用于形成成4.1节所描描述的复用器器树。结构相相似的复用器器树然后合并并形成4.11节中的总线线结构。算法的主要部分分依次优化每每一个总线。均均衡将2:11复用器重新新排列为三联联，这样在压压缩阶段，每个三三联能够重新新编码为效率率更高的4:1复用器6. 结果本文所阐述的算算法已经集成成到Alteera Quuartuss II 44.2综合软软件中。 REF _Ref88915936 * MERRGEFORRMAT 图图16显示120个真实实用户设计中中，Alteera基准测测试的面积减减小结果。结果表明，一些些设计所需的的LU