数电复习资料56课时

1、数字电子技术典型题选一、填空题1在数字电路中，逻辑变量的值只有个值，即和。2在逻辑函数的化简中，合并最小项的个数必须是 2n 个。3组合逻辑电路的输出仅取决于该电路当前的输入信号,与电路原来的状态4TTL三态门的输出有三种状态：高电平、低电平和 高阻态 状态。5基本的逻辑关系有，。6组成计数器的各个触发器的状态，能在时钟信号到达时同时翻转，它属于 同步计数器。7. A/D转换器的转换过程包括，四个步骤。8施密特触发器有 2个稳定状态.，单稳态触发器有 1 个稳定状态.，多谐振荡器有0 个稳定状态。9随机存储器 RAM 的电路结构主要由组成。为构成 40968 的 RAM，需要位地址码以完成寻址

2、操作。、和三部分片 10244 的 RAM 芯片，并需要用10. 8 位移位寄存器，串行输入时经个 CP 脉冲后，将得到8 位数据的并行输出；欲将其串行输出，需经(93) ( ) = (个 CP 脉冲后，数码才能全部输出。) = () 。10=168212寻址 1M16 的内存单元需要用13 RS 触发器的特性方程为14. D触发器的特性方程根地址线，根数据线。，其约束条件为。T 触发器的特性方程。15正逻辑中，高电平表示，低电平表示和。16时序逻辑电路通常由两部分组成。17共阴极的 LED数码管应与输出18.共阳极的 LED数码管应与输出19某逻辑函数 F的卡诺图如图所示，则 F=电平有效的

3、显示译码器匹配。电平有效的显示译码器匹配。.单稳态触发器的特点是电路有一个21逻辑相邻是指两个最小项和一个。因子不同，而其余因子。22.在数字系统中，所有的运算都可以分解成和两种操作。23.TTL电路如图,则 F1=F2=F3=24. CMOS 电路的阈值电压为。25. 现场可编程门阵列 FPGA 主要由 IOB CLB 互连资源 和 SRAM 组成。25. A/D转换过程包括27. 电路如图,则，等步骤。F1=F3=F2=28若Y ，则它的对偶式为29单稳态触发器的特点是电路有一个30时序逻辑电路通常由。态和一个两部分组成。态 。和31数字电路在稳态时，电子器件如二极管，三极管处于开关状态，

4、即工作在区和 区。32某逻辑函数 F的卡诺图如图所示，则 F=。33. 设计一个 8 分频电路，至少需要个触发器。34. 现场可编程门阵列 FPGA芯片的主要供应厂商有LATTICE等。、和35 对 13 个信号进行编码时，需要使用的二进制代码的位数为位。36，JK 触发器实现 D触发器的功能时，应该使 J=，K=。37 下图所示波形是一个进制计数器的波形图。38 如果 TTL的输入端开路，相当于接入39 描述时序逻辑电路的三个方程分别是40 欲对 15 个符号进行二进制编码，至少需要高电平，低电平。、和位二进制数；41 分别写出图（abc）所示电路中的输出函数表达式：、 、 JK 触发器的特

5、性方程为_ _，D触发器的特性方程为_42. 74HC153为四选一数据选择器， =;Z43化简逻辑函数的方法，常用的有 公式和 卡诺图。 AB AC44.已知函数Y =（*/（/A+C Y = （/A+B）Y*/（A+/C） 。45 74LS194A 应使 RD= ；S1= , S0= ，当 RD=1；S1=1, S0=0 时，电路实现功能。SS工作状态10011110置保右左零持移移011并行输入46个无效状态。47在 555 定时器组成的施密特触发器、单稳态触发器和多谐振荡器三种电路中，电路能自动产生脉冲信号，其脉冲周期 T48. 用 555 定时器组成的三种应用电路如图所示，其中图（a

6、b）分别对应的电路名称是（） b） ）。49欲对 160 个符号进行二进制编码，至少需要位二进制数；16 路数据分配器，其地址输入端有个；2n选 1 的 MUX，其地址端有_个，其数据输入端有_个50欲构成可将 1kHZ 的脉冲转化为 50HZ 的脉冲的分频器，该电路至少需要用 5 20 法计数，它有 个有效状态，该电路（有或无）该计数器为进制自启动能力？51Ttl 电路如图，分别写出下图（abcd）所示电路中的输出函数表达T Qn式：Y1=Y2= /(AB) ；Y3=/(AB)； Y4= /(AB)*/(BC) ；52如图所示电路的逻辑表达式FABCD， F=1 时的全部输入变量取值组合有

7、12 个AB=11C 1FD53 74138 为 3 线-8各输出函数的最简与或表达式：F1=F2=54.下图是某 ROM 存储阵列的点阵图，A3、A2、A1、A0为地址线，D3、D2、D1、D0为数据线。试分别写出D3D2D1 关于 A3A2A1A0 的逻辑表达式。图中的点表示在行线和列线交叉处连接了存储元件。55 写出下图 Y0Y4的表达式Y4 ABCDY3 ABCDA B C DY2 ACBDY1 AB Y0 Ce D由四位并行进位加法器 74LS283 如图所示，当 A=0 时，X X X X =0111，3210Y Y Y Y =0100，Z Z Z Z 。32103 2 1 0W

8、A；Z X Y A A0 ； ；二、逻辑函数化简与变换：试求逻辑函数 F的反函数的最简与或式， 并用与或非门实现电路 FmABC ABCD01101&DBAC001000F00(a)(b)F D AB AC证明下列各逻辑函数式：(AB)(A C) AB AC2左式=AA AC BA BC=AC (A )BC=C) ACB)= AC 右式原式成立3. 将下列逻辑函数化简成最简与或及与非-与非表达式（答案略）三、 组合逻辑电路的分析与设计1、4 选 1 数据选择器 74LS153 的功能表达式为 ：试写出下图电路输出 z 的逻辑函数式。/A/B+/AC+A/C四、已知函数 Y ABD BC AB

9、ABC1. 用卡诺图法化简为最简与或式；2. 画出最简与-或式逻辑图；3. 写出用与非门实现的逻辑表达式；设计一位 8421BCD 码的判奇电路，当输入码中，1 的个数为奇数时，输出为 1，五、否则为 0。（1（2）用一片 8 选 1 数据选择器 74LS151加若干门电路实现，画出电路图。解YABCDABCDBCDD；某组合逻辑电路的芯片引脚图如题图所示。六、1分析题图所示电路，写出输出函数 F 、F 的逻辑表达式，并说明该电路功能。212假定用四路数据选择器实现题图所示电路的逻辑功能，请确定下图所示逻辑电路中各数据输入端的值，画出完善的逻辑电路图。解：1写出电路输出函数 F 、F 的逻辑表

10、达式，并说明该电路功能。21F ABC ABCABC1F BC BC2该电路实现全减器的功能功能。2假定用四路数据选择器实现该电路的逻辑功能，请确定给定逻辑电路中各数据输入端的值，完善逻辑电路。FD C,D C,D C,D C10123F D 0,D A,D A,D 120123七 、 3 线 -8 线 译 码 器 74LS138 逻 辑 功 能 表 达 式 为 ， 常工作时S =1,1、试写出 Z 和 Z 的逻辑函数式。，。S =S =012312八74HC138 为 3 线-8 线二进制译码器，利用 74HC138 设计一个组合逻辑电路，输出逻辑函数式为：Z AC ABC ABC11. 写

11、出 74138 输出端 Y0端的表达式：2. 74138 实现 Z1的过程；3. 画出逻辑电路图；用 3 线-8 线译码器 74LS138 九、要求写出真值表、逻辑表达式，画出逻辑电路图。解：真值表（略）.逻辑表达式如下：S ABC ABC ABC ABCiiiiY Y Y Y1247Y Y Y Y1247C ABC ABC ABC oiiiiY Y Y Y Y Y Y Y35673567逻辑电路图如下：减法自行设计十、D 触发器和 JK 触发器组成的逻辑电路及其输入端的波形如下图所示，试画出Q 、Q 端的波形。设初态为 Q =Q 。1212试用最少的与非门设计实现一个一位十进制数（用 842

12、1BCD 码表示）的四舍十一、五入电路，当数码大于等于5 时输出为 1，否则输出为0。要求列出真值表、卡诺图，12）用两片3-8线译码器 74138 3）用 4-1MUX及必要的门电路实现。A A A A AF m 解：逻辑表达式为：32021（123）答案略，自己做！由四位并行进位加法器 74LS283构成下图所示电路：十二、（1 A=0时，X X X X ，Y Y Y Y =0100求 Z Z Z Z =?W=?3 2 1 03 2 1 03 2 1 0（2）当 A=1时，X X X X =1001，Y Y Y Y =0101求 Z Z Z Z =?W=?3 2 1 03 2 1 03 2

13、 1 0（3）写出X(X X X X Y(Y Y Y Y A与Z(Z Z Z Z W 之间的算法公式，3 2 1 03 2 1 03 2 1 0并指出其功能。0 ； ；X Y1；W 0；1ZW A； Z X Y A A十三、用 74283 及门电路构成一位 8421 BCD 码加法器C 进位输出&CCAAAA4AAAA4被A 加数32103210&SSSSSSSS和数SBBBBBBBB32103210加B数C0C0进位输入四位加法器四位加法器解：大于 9 或有进位输出，就加 6 同时输出进位十四、由 4 位二进制计数器 74LS161 和 8 选 1 数据选择器 74LS152 构成的电路的

14、74LS161初始状态 Q Q Q Q =0000 CP 3210并说明的功能。十五、数据选择器 74LS151 如图所示。(1) 求图电路的输出逻辑表达式；(2) 试用一片数据选择器 74LS151实现组合逻辑函数Y = （，C）= m(0,1,2,3,4,5)十六画触发器电路时序图1、R试画出如图所示电路在输入波形 CP、 及 D作用下 Q1 及 Q2的输出波形D设电路初态 Q Q ，且不计传输时延1 2十七、分析图示电路的逻辑功能，写出电路的驱动方程、状态方程，画出电路的状态转换图和输出波形，初始态 Q Q =00。2 1十八时序逻辑电路分析与设计1、试分析如图所示的时序逻辑电路，要求：

15、（1）列出驱动方程、状态方程（2）Q2、Q1、Q0 状态表，画出状态图（3）画出在 CP 脉冲作用下三个触发器的状态信号和 Y 的波形图设三个触发器的初态均为 0。） J =K = 1J =K = QJ =K = Q Qn0n1n0001122Q 1 QQ 1 Q Q Q QQ 1 Q Q Q Q Q Qn0n0nn0n1n0n1n2n1n0n2n1n0n21） 210210触发器构成模 8 计数器，数据选择器 74151 产生所需序列 10001111如图 6 所示电路中 X 为控制端；试分析当 X=0 和 X=1 时电路的逻辑功能；写出Q Q =11 X=1 时的时序图； 设初始状态。1

16、0ZFFFFJ K 1X1000Q1J K X Q110Z XQQ10CP0/0Qn1 J Q KQ (X Q Q X Q Q X Q Q11111010101n1 J Q K Q QQ0000000/00/0X/Z1/00/0Q Q10 4当44XZ二十、电路如题图所示，其中 RA=RB=10k ,C=0.1 ，试问：1 Uk为高电平期间，由 555 定时器构成的是什么电路，其输出 U0的频率 f0=?2 JK 触发器FF3构成的计数器电路，要求：写出驱动方程和状态方程，列出状态转换表，画出完整的状态转换图；3 Q3Q2Q1 的初态为 000Uk 所加正脉冲的宽度为 ，脉冲过后Q3、Q2、Q

17、1将保持在哪个状态？解：；J Q ;J Q ;J Q ;n2n3n2123K Q ;K Q ;K Qn2n3n1123Qn1 Q Q Q Q Qn2n1n2n1n21Q Q Q Q Q Qn12n3n2n3n2n3Qn1 Q Q Q Qn2n3n1n33；二十一、画出题图（a b）的状态转换图，分别说明它们是几进制计数器。解：11 进制，12 进制，67 进制二十二、分析如下电路同步十制集成计数器 CT74160 的功能表如下所示。说明下图所示电路为几进制计数器，并画出其有效循环状态图；CT74160 的功能表2)用反馈清零法将其构成一个同步 37 进制计数器。二十三、给出同步十进制集成计数器

18、 CT74160 的功能表。74LS138 为 3 线8 线译码器；（1） 说明题图所示电路中 CT74160 构成的是几进制计数器？并画出其有效循环状态图；（2） 画出在图 8 给定的 CP 脉冲作用下输出 Y 的波形图（3） 用整体清零法将两片 CT74160 构成一个同步 36 进制 BCD 码计数器。（1）5 进制，0001001001000000（2） 4 ；二十五、 试用 JK 触发器设计一个同步三进制加法计数器解：000110由 K图得 Q =Q Q =/Q */Qn+1n0n+1n1n100得：J =Q ，K =/Q ；n1010J =/Q ，K =1n010二十六、数字系统设

19、计时，常用如图所示电路来检测输入信号的上升沿，1）已知输入信号Din 如图所示，设触发器初态为0，画出检测输出信号DECT 波形。2）用 verilog HDL 描述上述电路 （ ， ， ； 二十七、用Verilog HDL语言设计一个 256 进制加法计数器，要求可以异步复位，可以输出进位。二十八、组合逻辑设计：试用图示3 线-8线译码器 CT3138 和门电路设计一个交通灯监控装置，请写出完整步骤。U19ABC774LS138N二十九、在数字系统设计时，常用如图 5 所示电路来检测输入信号的上升沿，1）已知输入信号 Din 如图 6 所示，设触发器初态为 0，请画出检测输出信号 DECT波形图5图62）用 verilog HDL 描述上述电路三十、分析如下电路，假设各触发器初始状态都为 0。1）画出输出 Y的波形2）说明此电路的功能3）用 Verilog HDL 实现这个电路YXDDDSETCLRSETCLRSETCLRQQXY解 1XY2 用于检测有效电平，当检测到连续三个高电平时，输出有效信号3.程序如下module activedetect(clk ,rst, x, y);input clk, rst;output x;o