北邮数电实验分析报告-信息

1、北邮数电实验报告-信息数字电路与逻辑设计实验1. 实验内容：QuartusII原理图输入法设计与实现。2. 实验目的：（1） 熟悉用 QuartusII原理图输入法进行电路设计和仿真。（2） 掌握 QuartusII图形模块单元的生成与调用。（3） 熟悉实验板的使用。3. 实验任务要求：（1） 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图像模块。（2） 用实验内容 1 中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板上测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。F=(/ )(/ )(/ )+(/ ) (/ )+ (/ )(/ )+ ，

2、仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。cout = （ainbin）cin + ain*bin。00101010010111010001101101101011111仿真波形对比真值表，可以看出波形图与理论值完全符合。USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY basizhuanyu3 ISBEGINPROCESS(A)WHEN0000= B B B B B B B B B B B B B B B B B B B B B B=ZZZZZZZ;END CAS

3、E;END PROCESS;END shuma;1. 实验内容：用 VHDL 设计与实现时序逻辑电路。2. 实验目的：（1） 熟悉用 VHDL语言设计时序逻辑电路的方法。（2） 熟悉用 QuartusII文本输入法进行电路设计。3. 实验任务要求：（1） 用 VHDL语言设计实现一个分频系数为 1250%的分频器。要求在 QuartusII平台上设计程序并仿真验证设计。（2） 用 VHDL语言设计实现一个带异步复位的 8421 真验证其功能，并下载到实验板测试。要求用按键设定输入信号，发光二极管显示输出信号。1. 整个电路输入端：时钟信号 ，复位键 CLR。（1） 8421 十进制计数器：LI

4、BRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ZY8421shijinzhi ISARCHITECTURE behave OF ZY8421shijinzhi ISSIGNAL Q_temp:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK2,CLR2)BEGINIF CLR2 = 1 THEN Q_temp =0000;ELSIF CLK2EVENT AND CLK2 = 1 THENIF Q_temp = 1001 THEN Q_temp

5、=0000;ELSE Q_temp =Q_temp+1;END IF;END PROCESS;Q b b b b b b b b b b b b=0000000; 错。1. 实验内容：用 VHDL 设计与实现相关电路。2. 实验目的：（1） 掌握 VHDL语言的语法规范，掌握时序电路描述方法。（2） 掌握多个数码管动态扫描显示的原理及设计方法。3. 实验任务要求：（1） 用 VHDL 语言设计并实现六个数码管串行扫描电路，要求同时显示“班号班内序号”这 6 个数字图形到 6 个数码管，仿真验证其功能，并下载到实验板测试。（2） 用 VHDL 语言设计并实现六个数码管滚动显示电路。循环左滚动，始

6、终点亮 6 124-1724-1714-1712-17124，17124-，7124-1，124-17。二、 模块端口说明及连接图1. 输入端：clk 时钟信号2. 输出端：partout0,1,2,3,4,5,6，分别对应7 段数码管；catout0,1,2,3,4,5：分别对应 6 个数码管译码器三、VHDL 代码（1） 同时显示“班号班内序号”这六个数字图形到 6 个数码管LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;PORT ( clk : IN STD_LOGIC;partout :

7、OUT STD_LOGIC_VECTOR(6 DOWNTO 0);catout : OUT STD_LOGIC_VECTOR(5 DOWNTO 0) );END ZY12417;P1:PROCESS(clk)BEGINP2:PROCESS(tempclk)BEGINIF(tempclkEVENT AND tempclk=1)THENCASE cat ISEND PROCESS P2;catout=cat;partout=part;END A;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY gundongxia

8、nshi ISARCHITECTURE a OF gundongxianshi ISSIGNALSIGNALSIGNALSIGNALSIGNALIF clear=0 THEN tmp=0;ELSIF clkEVENT AND clk=1 THENIF clkEVENT AND clk=1 THENIF tmp1000 THENclk1=0;ELSE clk1=1;END IF;END IF;IF(clkEVENT AND clk=1) THENIF(clk1EVENT AND clk1=1) THENIF(cnt1=11) THEN cnt1=0;ELSE cnt1=cnt1+1;END IF;IF(clear=0)THEN catcatcatcatcatcatcatcatpartpartpartpartpartp