计算机原理图概要课件

计算机原理常用图计算机原理常用图1基本结构AHTEMPSHRIDBFRALU控制信号R0R1R2R3ARRAM数据输入数据输出基本结构AHTEMPSHRIDBFRALU控制信号R0R1R微机系统的硬件结构

微处理器CPUROMRAMI/O接口输出设备输入设备地址总线AB数据总线DB控制总线CB微机系统的硬件结构微机系统的硬件结构微处理器CPUROMRAMI/O接口计算机原理图概要课件8086的编程结构执行部件（EU）总线接口部件（BIU）标志运算寄存器ALUDSSSES输入/输出控制电路IPCS内部暂存器20位地址加法16位指令队列缓冲器8位16位CHDHDISPBPSIBHAHDLCLALBL通用寄存器123456外部总线执行部分控制电路808880868086的编程结构执行部件（EU）总线接口部件（BIU）标志物理地址的形成......20000H25F60H25F61H25F62H25F63H2000H段基址逻辑地址段内偏移地址5F62H逻辑地址与物理地址物理地址的形成......20000H25F

8086的寄存器结构数据寄存器地址指针及变址寄存器控制寄存器组段寄存器组AXAHAL累加器BXBHBL基址寄存器CXCHCL计数寄存器DXDHDL数据寄存器通用寄存器组SP堆栈指针BP基址指针SI源变址指针DI目的变址指针Flags标志寄存器IP指令指针CS代码段寄存器DS数据段寄存器SS堆栈段寄存器ES附加段寄存器

15870OFDFIFTFSFZFAFPFCFD15D14D13D12D11D10D9D8D7D6D5D4D3D2D1D08086的寄存器结构数据寄存器地址指针及变址寄存典型的总线周期示意读周期——总线读操作（对存储单元或I/O端口）写周期——总线写操作（对存储单元或I/O端口）中断响应周期——中断响应操作空闲周期——总线空操作典型的总线周期示意读周期——总线读操作（对存储单元或I/O端8086最小工作模式下控制核心单元的组成地＋5V读写控制读写控制读写控制CSH奇地址存储体8284时钟发生器RESETREADYCBD7~D0D15~D8DBCSL偶地址存储体CSI/O接口ABA0A1~A19BHE

STBOE8282锁存器8086CPUMN/MXINTARDCLKWRREADYM/IORESETALEBHEA19-A16AD15-AD0DENDT/RTOE8286收发器D15~D08086最小工作模式下控制核心单元的组成地＋5V读写控制读写9CLKT1T2T3T4A19~A16/S6~S3M/IOAD15~AD0ALES6~S3

A15~A0D15~D0低：I/O高：MA19~A16RDDENDT/RBHE/S7BHES7最小模式下存储器或I/O的读时序CLKT1T2T3T4A19~A16/S6~S3M/IOAD10存储器访问（读数据）存储器访问（读数据）11CLKT1T2T3T4A19~A16/S6~S3M/IOAD15~AD0ALES6~S3

A15~A0D15~D0低：I/O高：MA19~A16RDDENDT/RBHE/S7BHES7CLKT1T2T3T4A19~A16/S6~S3M/IOAD12最小模式下存储器或I/O的写时序CLKT1T2T3T4A19~A16/S6~S3M/IOAD15~AD0ALES6~S3

A15~A0D15~D0低：I/O高：MA19~A16WRDENDT/RBHE/S7BHES7最小模式下存储器或I/O的写时序CLKT1T2T3T4A1913计算机原理图概要课件148.2.2内部结构A组控制数据总线缓冲器读/写控制逻辑B组控制A组A口（8位）A组C口高位（4位）B组C口低位（4位）B组B口（8位）D0~D7RDRDA1A0RESETRDPA0~PA7PC4~PC7PC0~PC3PB0~PB7图8.28255A内部框图8.2.2内部结构A组控制数据总线读/写B组控制A组A组15图8.38255A引脚12345678910111213141516171819204039383736353433323130292827262524232221PA4PA5PA6PA7PB7PB5PB4PB3PB8D1D2D3D4D0D5D6D7VCCRESETWRRDCSPA3PA2PA1PA0GNDA1A0PC7PC6PC4PC0PC1PC2PC5PB0PB1PB2PC38255A8.2.38255的引脚图8.38255A引脚123456789101112116CSA1A0RDWR读操作内容PC系统实验平台00001PA口→数据总线（→CPU）数据60H300H00101PB口→数据总线（→CPU）数据61H301H01001PC口→数据总线（→CPU）数据62H302H写操作00010PA口←数据总线（←CPU）数据60H300H00110PB口←数据总线（←CPU）数据61H301H01010PC口←数据总线（←CPU）数据62H302H01110控制寄存器←数据总线控制字63H303H无操作情况1××××总线悬浮（三态）0××11总线悬浮01101控制口不能读63H303H表8.28255A基本操作与端口地址CSA1A0RDWR读操作内容PC系统实验平台00001P8.2.48255A的控制字1.方式命令作用：指定8255A的工作方式及其方式下3个并行端口（PA、PB、PC）的功能，是作输入还是作输出。格式：8位，其中最高位是特征位，一定要写11D6D5D4D3D2D1D0特征位A组方式00=0方式01=1方式10=2方式11=不用PA0=输出1=输入PC4~70=输出1=输入B组方式0=0方式1=1方式PB0=输出1=输入PC0~30=输出1=输入8.2.48255A的控制字1D6D5D4D3D2D1D外部引脚(3)数据总线：D0~D7；面向CPU的信号线面向I/O设备的信号线（4）计数器时钟信号CLK（5）计数器门控选通信号GATE（6）计数器输出信号OUT

(1)译码：CS与A1A0：

(2)读/写：RD、WR；外部引脚(3)数据总线：D0~D7；面向CPU的信号线面向I8.4.2内部逻辑内部结构6大部分

数据总线缓冲器，读/写逻辑，控制字寄存器及3个独立的功能相同的计数器0、1、2。8.4.2内部逻辑内部结构6大部分16位当前计数值锁存器OL16位减1计数器CE16位计数初值寄存器CROUT（减1至0时）MSBLSB锁存后读出当前值MSBLSB装入/读出初值&CLKGATE计数器0、1、2

计数器内部逻辑图每个计数器内部都包含：1个锁存器：用于锁存减1计数器的内容，以供读出和查询。1个可预置数减法计数器：每来一个时钟脉冲它就做减1运算。1个16位初始值寄存器：用于存放计数初值，和减1计数器的初值在初始化时一起装入。16位当前计数值锁存器OL16位减1计数器CE16位计数初值操作01000计数初值写入0#计数器01001计数初值写入1#计数器01010计数初值写入2#计数器01011向控制字REG写控制字写“读计数值/状态”命令00100读0#计数器当前计数值前一命令A1A0=11时，D7D6为11且D5为0或D7D6为非11且D5D4为00时，读取的是当前计数值；D7D6为11且D4为0读取的是状态。读0#计数器状态00101读1#计数器当前计数值读1#计数器状态00110读2#计数器当前计数值读2#计数器状态00111无操作1****禁止使用011**无操作CSRDWRA1A0操作0100计算机原理图概要课件23计算机原理常用图计算机原理常用图24基本结构AHTEMPSHRIDBFRALU控制信号R0R1R2R3ARRAM数据输入数据输出基本结构AHTEMPSHRIDBFRALU控制信号R0R1R微机系统的硬件结构

微处理器CPUROMRAMI/O接口输出设备输入设备地址总线AB数据总线DB控制总线CB微机系统的硬件结构微机系统的硬件结构微处理器CPUROMRAMI/O接口计算机原理图概要课件8086的编程结构执行部件（EU）总线接口部件（BIU）标志运算寄存器ALUDSSSES输入/输出控制电路IPCS内部暂存器20位地址加法16位指令队列缓冲器8位16位CHDHDISPBPSIBHAHDLCLALBL通用寄存器123456外部总线执行部分控制电路808880868086的编程结构执行部件（EU）总线接口部件（BIU）标志物理地址的形成......20000H25F60H25F61H25F62H25F63H2000H段基址逻辑地址段内偏移地址5F62H逻辑地址与物理地址物理地址的形成......20000H25F

8086的寄存器结构数据寄存器地址指针及变址寄存器控制寄存器组段寄存器组AXAHAL累加器BXBHBL基址寄存器CXCHCL计数寄存器DXDHDL数据寄存器通用寄存器组SP堆栈指针BP基址指针SI源变址指针DI目的变址指针Flags标志寄存器IP指令指针CS代码段寄存器DS数据段寄存器SS堆栈段寄存器ES附加段寄存器

15870OFDFIFTFSFZFAFPFCFD15D14D13D12D11D10D9D8D7D6D5D4D3D2D1D08086的寄存器结构数据寄存器地址指针及变址寄存典型的总线周期示意读周期——总线读操作（对存储单元或I/O端口）写周期——总线写操作（对存储单元或I/O端口）中断响应周期——中断响应操作空闲周期——总线空操作典型的总线周期示意读周期——总线读操作（对存储单元或I/O端8086最小工作模式下控制核心单元的组成地＋5V读写控制读写控制读写控制CSH奇地址存储体8284时钟发生器RESETREADYCBD7~D0D15~D8DBCSL偶地址存储体CSI/O接口ABA0A1~A19BHE

STBOE8282锁存器8086CPUMN/MXINTARDCLKWRREADYM/IORESETALEBHEA19-A16AD15-AD0DENDT/RTOE8286收发器D15~D08086最小工作模式下控制核心单元的组成地＋5V读写控制读写32CLKT1T2T3T4A19~A16/S6~S3M/IOAD15~AD0ALES6~S3

A15~A0D15~D0低：I/O高：MA19~A16RDDENDT/RBHE/S7BHES7最小模式下存储器或I/O的读时序CLKT1T2T3T4A19~A16/S6~S3M/IOAD33存储器访问（读数据）存储器访问（读数据）34CLKT1T2T3T4A19~A16/S6~S3M/IOAD15~AD0ALES6~S3

A15~A0D15~D0低：I/O高：MA19~A16RDDENDT/RBHE/S7BHES7CLKT1T2T3T4A19~A16/S6~S3M/IOAD35最小模式下存储器或I/O的写时序CLKT1T2T3T4A19~A16/S6~S3M/IOAD15~AD0ALES6~S3

A15~A0D15~D0低：I/O高：MA19~A16WRDENDT/RBHE/S7BHES7最小模式下存储器或I/O的写时序CLKT1T2T3T4A1936计算机原理图概要课件378.2.2内部结构A组控制数据总线缓冲器读/写控制逻辑B组控制A组A口（8位）A组C口高位（4位）B组C口低位（4位）B组B口（8位）D0~D7RDRDA1A0RESETRDPA0~PA7PC4~PC7PC0~PC3PB0~PB7图8.28255A内部框图8.2.2内部结构A组控制数据总线读/写B组控制A组A组38图8.38255A引脚12345678910111213141516171819204039383736353433323130292827262524232221PA4PA5PA6PA7PB7PB5PB4PB3PB8D1D2D3D4D0D5D6D7VCCRESETWRRDCSPA3PA2PA1PA0GNDA1A0PC7PC6PC4PC0PC1PC2PC5PB0PB1PB2PC38255A8.2.38255的引脚图8.38255A引脚123456789101112139CSA1A0RDWR读操作内容PC系统实验平台00001PA口→数据总线（→CPU）数据60H300H00101PB口→数据总线（→CPU）数据61H301H01001PC口→数据总线（→CPU）数据62H302H写操作00010PA口←数据总线（←CPU）数据60H300H00110PB口←数据总线（←CPU）数据61H301H01010PC口←数据总线（←CPU）数据62H302H01110控制寄存器←数据总线控制字63H303H无操作情况1××××总线悬浮（三态）0××11总线悬浮01101控制口不能读63H303H表8.28255A基本操作与端口地址CSA1A0RDWR读操作内容PC系统实验平台00001P8.2.48255A的控制字1.方式命令作用：指定8255A的工作方式及其方式下3个并行端口（PA、PB、PC）的功能，是作输入还是作输出。格式：8位，其中最高位是特征位，一定要写11D6D5D4D3D2D1D0特征位A组方式00=0方式01=1方式10=2方式11=不用PA0=输出1=输入PC4~70=输出1=输入B组方式0=0方式1=1方式PB0=输出1=输入PC0~30=输出1=输入8.2.48255A的控制字1D6D5D4D3D2D1D外部引脚(3)数据总线：D0~D7；面向CPU的信号线面向I/O设备的信号线（4）计数器时钟信号CLK（5）计数器门控选通信号GATE（6）计数器输出信号OUT

(1)译码：CS与A1A0：

(2)读/写：RD、WR；外部引脚(3)数据总线：D0~D