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第4章同时时序逻辑电路4.1时序逻辑电路结构模型与分类4.2触发器4.3同时时序逻辑电路分析4.3.1同时时序逻辑电路分析方法4.3.2同时时序逻辑电路分析举例1、2

4.3.2同时时序逻辑电路分析举例3、44.4同时时序逻辑电路设计4.4.1建立原始状态图和状态表4.4.2状态化简4.4.3状态编码4.4.4确定激励函数和输出函数4.4.5同时时序逻辑电路设计举例4.5惯用中大规模时序逻辑功效电路数字逻辑状态编码第1页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

4.4.3状态编码对最小化状态表中用字母或数字表示状态指定一个二进制代码，称状态编码或称状态分配。状态编码后最小化状态表称为二进制状态表。状态编码有2个内容：1）确定状态编码长度，即二进制代码位数，也就是触发器个数。

状态编码长度是由最小化状态表中状态个数确定。设最小化状态表状态数为N，状态编码长度为m，状态数N与状态编码长度m关系为：2m-1＜N≤2m。比如，若某状态表状态数N=4，状态编码二进制代码位数应为m=2。数字逻辑状态编码第2页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计2）最正确或者靠近最正确状态分配方案，

这么：哪个状态用哪种二进制编码，有各种状态编码方案供选择。

A:000110….B:010001….C:101000….D:111111…状态编码长度确定以后，然后给每个状态一个二进制数－状态编码。状态编码能够有各种方式，比如：状态编码是：

对于一组状态，寻找一个好，最正确，靠近最正确状态编码方案。

状态编码包括到：状态编码方案不一样，所得到输出函数和激励函数表示式也不相同，从而使设计出来时序逻辑电路复杂程度也不相同。数字逻辑状态编码第3页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

当状态数目较少时，能够研究各种可能状态编码方案，从中选出一个最正确方案。不过，当状态数目增大时，编码方案数急剧增多，要在众多状态编码方案中找出一个最正确编码方案是困难。工程上采取方法是依据一定状态分配（编码）标准来取得最正确或者靠近最正确状态编码方案。

数字逻辑状态编码第4页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

状态编码是在一个称为二进制状态分配表进行。

二进制状态分配表与卡诺图结构相同，二进制状态分配表中使用变量是yr…y1y0。在二进制状态分配表中，有公共边两个小方块称为相邻。数字逻辑状态编码第5页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

状态编码普通遵照以下基本标准：(1)状态表中两个现态，假如在相同外部输入(X=0或X=1)条件下，这两个现态次态相同，则尽可能给这两个现态分配相邻代码。

比如：B、C现态，在X=0，次态为A。则B、C相邻。简称：“次态相同，现态相邻”数字逻辑状态编码第6页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

状态编码普通遵照以下基本标准：(2)状态表中一个现态，假如在不一样外部输入(X=0且X=1)条件下，这个现态两个次态不相同，则尽可能给这两个次态分配相邻代码。比如：A、C、D现态，在X=0且X=1时，次态不相同。则C、B－－A、D－－C、D相邻。数字逻辑状态编码第7页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

状态编码普通遵照以下基本标准：(3)状态表中两个现态，假如在不一样外部输入(X=0且X=1)条件下，这个次态有相同外部输出，则尽可能给两个现态分配相邻代码。比如：A、D现态，在X=0且X=1时，输出相同。则A、D相邻。(4)状态表中出现次数最多状态在状态编码上为逻辑0。数字逻辑状态编码第8页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计例4-9对表4-278所表示状态表进行状态编码。图4-403种状态分配方案数字逻辑状态编码第9页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

将图4-40b)分配方案：

A：00，B：01，C：11，D：10，

代入表4-27中，得到表4-28所表示二进制状态表。数字逻辑状态编码第10页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

4.4.4确定激励函数和输出函数同时时序逻辑电路经过状态编码得到二进制状态表之后，选定触发器触发器，求激励函数和输出函数表示式。在：求激励函数和输出函数表示式之前，需要：

用到触发器从现态yn转移到次态yn+1时所需数据输入，这就是触发器激励表。触发器激励表能够从触发器状态表中推出。

在触发器激励表中，触发器现态yn和次态yn+1是自变量，触发器输入作为因变量。

表4-2930～表4-323列出了R-S触发器激励表、J-K触发器激励表、D触发器激励表和T触发器激励表。数字逻辑状态编码第11页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计需要记住

！数字逻辑状态编码第12页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

例4-10选取D触发器，求出表4-33所表示二进制状态表激励函数表示式和输出函数表示式。数字逻辑状态编码第13页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

例4-10选取D触发器，求出表4-33所表示二进制状态表激励函数表示式和输出函数表示式。做激励函数卡诺图:触发器D2激励函数：D触发器次态方程是yn+1=D数字逻辑状态编码第14页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

例4-10选取D触发器，求出表4-33所表示二进制状态表激励函数表示式和输出函数表示式。做激励函数卡诺图:触发器D1激励函数：数字逻辑状态编码第15页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

例4-10选取D触发器，求出表4-33所表示二进制状态表激励函数表示式和输出函数表示式。输出函数表示式：输出函数卡诺图：数字逻辑状态编码第16页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

4.4.5同时时序逻辑电路设计举例在计算机中同时时序逻辑电路应用十分广泛。为了熟悉同时时序逻辑电路设计方法，下面给出几个设计实例。例4-11采取J-K触发器设计一个序列检测器，用来检测外部输入x串行二进制序列。当外部输入中有“001”序列时，序列检测器外部输出Z=1，在其它情况下，外部输出Z=0，如图4-42所表示。数字逻辑状态编码第17页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计 解：第1步，画出原始状态图和状态表。依据题意，设计序列检测器有一个外部输入x和一个外部输出Z。输出和输入逻辑关系为：当外部输入x第一个为“0”时，外部输出Z为“0”；当外部输入x第二个为“0”，输出Z为0；当外部输入x第三个为“1”，外部输出Z才为“1”。假定有一个外部输入x序列以及外部输出为输入x：0001001110输出Z：0001001000数字逻辑状态编码第18页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计第2步，状态简化。

能够找出最大等效类(A,D)，(B)，（C）。并以A代替最大等效类(A,D)，以B代替最大等效类(B)，以C代替最大等效类(C)。得到最小化状态表如表4-35所表示。数字逻辑状态编码第19页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计第3步，状态编码。表4-36二进制状态表数字逻辑状态编码第20页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计第4步，列出激励函数和输出函数表示式。数字逻辑状态编码第21页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计第4步，列出激励函数和输出函数表示式。1）激励函数和输出函数真值表：2）激励函数和输出函数卡诺图：数字逻辑状态编码第22页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计 第4步，列出激励函数和输出函数表示式。输出函数表示式：数字逻辑状态编码第23页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计数字逻辑状态编码第24页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

通常，在设计中，假如触发器所能表示状态数目大于电路所需工作状态数，需要对设计同时时序逻辑电路实际状态转移进行检验，目标在于检验时序逻辑电路有没有没有效状态，以及同时时序逻辑电路是否能够在电路偶然进入无效状态以后，在外部输入和时钟信号作用下，用有限状态转移进入到有效状态。假如能够用有限状态转移进入到有效状态，则设计同时时序逻辑电路称为含有自恢复功效。设计同时时序逻辑电路假如不能够用有限状态转移进入到有效状态，称为挂起。另外，电路偶然进入无效状态，还要检验是否产生错误外部输出信号。一旦发觉所设计电路存在挂起现象或者有错误外部输出，需对该电路进行修改。

对所设计同时时序电路进行检验是对设计同时时序逻辑电路进行分析，得到状态图，检验有没有没有效状态和产生错误外部输出信号。下面分析图4-46同时时序逻辑电路。数字逻辑状态编码第25页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

图4-47是分析图4-46得到同时时序逻辑电路图状态图。

首先检验有没有没有效状态。从图4-47能够看出，一旦电路进入状态“11”，不论输入x是“1”还是“0”，在时钟信号作用下，电路进入有效状态，不存在挂起现象。然后检验有没有产生错误外部输出信号。在图4-47中若电路处于无效状态“11”，当输入x为“1”时，产生一个错误外部输出“1”。为消除这个错误输出，需对输出函数表示式作适当修改。将图4-45中输出函数卡诺图修改为图4-48所表示输出函数卡诺图。修改后输出函数表示式为数字逻辑状态编码第26页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计数字逻辑状态编码第27页第4章同时时序逻辑电路

4.4同时时序逻辑电路设计

例4-12采取