CMOS工艺集成课件

集成电路工艺基础

8、双极和CMOS集成电路工艺集成微电子学院戴显英2009年8月1课程内容1、引言2、硅片制备与高温工艺（拉单晶、氧化、扩散）3、薄膜生长（PVD和CVD）4、掺杂技术（扩散、注入）5、光刻与刻蚀工艺（曝光、刻蚀）6、金属化与多层互连（薄膜淀积、介质）7、CMOS集成电路工艺流程8、双极和CMOS集成电路工艺集成28双极和CMOS集成电路

工艺集成通常把运用各类单项工艺技术（外延、氧化、扩散、离子注入、气相淀积、光刻腐蚀以及金属化等工艺）形成电路结构的制造过程，称为集成电路的工艺集成。

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ULSI技术中较为典型的双阱CMOS工艺制造的COMS集成电路的一部分

标准埋层双极集成电路工艺制造的集成电路的一部分

4为什么隔离：避免器件工作时相互影响。

集成电路中的隔离

MOS集成电路的隔离：LOCOS隔离工艺；侧墙掩蔽的隔离工艺；浅槽隔离等。

双极集成电路的隔离：pn结隔离工艺；深槽隔离工艺。52．寄生晶体管

MOS集成电路中的隔离主要是防止形成寄生的导电沟道，即防止场区的寄生场效应晶体管开启。

集成电路中的隔离73．防止寄生场效应晶体管开启的方法

提高寄生场效应晶体管的阈值电压使寄生场效应晶体管的阈值电压高于集成电路的工作电压。

通常场区的阈值电压需要比集成电路的电源电压高3-4V，以使相互隔离的两个MOSFET的泄漏电流小于1pA。

集成电路中的隔离84．提高寄生晶体管阈值电压的方法

1）、增加场区SiO2的厚度；（但是过厚的氧化层将产生过高的台阶，从而引起台阶覆盖的问题）2）、增大氧化层下沟道的掺杂浓度，即形成沟道阻挡层。集成电路中的隔离95．局部氧化工艺（LOCOS）

优点：1.可以减小表面的台阶高度；

2.和高浓度杂质注入是一次光刻完成的。

集成电路中的隔离10缺点：1、鸟嘴侵蚀有源区；

2、不利于后序工艺中的平坦化；3、杂质重新分布。集成电路中的隔离116．对LOCOS隔离工艺的改进1）回刻的LOCOS工艺；2）多晶硅缓冲层的LOCOS工艺；3）界面保护的局部氧化工艺（Sealed-InterfaceLocalOxidation，SILO）；4）侧墙掩蔽的隔离工艺（Side-wall-MaskdeIsolationTechnology，SWAMI）；5）浅槽隔离（ShallowTrenchIsolation，STI）等。124）侧墙掩蔽的隔离工艺（SWAMI）

135）、浅槽隔离（STI，ShallowTrenchIsolation）0.25μm以下IC的标准器件隔离145）、浅槽隔离（STI）15

1．pn结隔离为了提高pn结的击穿电压，降低收集区－衬底的结电容，p型隔离区不能和n+埋层相接触。设计时要考虑n+埋层和p型扩散区的横向扩散距离。

优点：工艺简单缺点：IC的有效面积减少；引入了大的集电区-衬底和集电区-基区电容。双极集成电路中的隔离162．深槽隔离技术

工艺：在器件之间刻出深度大于3um的沟槽，采用二氧化硅或多晶硅回填，用CMP使之平坦化。优点：1）减少了器件面积2）减小了发射极－衬底间的寄生电容3）增大双极晶体管收集极之间的击穿电压。缺点：工艺复杂、成本较高。双极集成电路中的隔离17CMOS集成电路的工艺集成1）、阱（well）在硅衬底上形成掺杂类型与硅衬底相反的区域，有n阱、p阱和双阱（twin-well）。P阱工艺：易实现nMOS和pMOS的性能匹配，适于静态逻辑电路n阱工艺：易获得高性能的nMOS，适于微处理器、DRAM。

182）、双阱工艺

双阱CMOS工艺在极轻掺杂的硅衬底上分别形成n阱和p阱。双阱制备工艺往往是在同一次光刻中完成的。

19CMOS集成电路中的栅电极CMOSIC的要求：1）CMOS逻辑电路中的n沟和p沟器件具有数值上相同的阈值电压2）阈值电压应尽可能低例如，驱动电压为5V，阈值电压的典型值在±0.8V。20CMOS集成电路中的栅电极阈值调整：在同一芯片上分别使用n+和p+多晶硅栅电极优点：使得nMOS与pMOS在阈值电压、沟道长度、沟道掺杂等多方面对称。缺点：1）p+多晶硅栅中的硼非常容易扩散通过很薄的栅氧化层进入到pMOS的沟道中2）不同掺杂区域中的杂质还容易出现互扩散问题213．CMOS集成电路中的源漏结构的发展LDD:更浅的结深、更高的掺杂浓度；源漏扩展结构：超浅的扩展区形成浅结，抑制短沟道效应；较深的源漏区形成良好的欧姆接触。袋状结构：形成反型的掺杂区。目的是进一步降低短沟道效应、降低源漏扩展区的横扩、降低源漏的串联电阻。22双阱CMOSIC工艺流程

CMOS工艺的种类繁多，以下以ULSI技术中较为典型的双阱亚微米CMOS工艺为例，简单介绍其工艺流程。

1）、硅片准备：一般采用轻掺杂p型硅片，晶向<100>。2310.2.3双阱CMOSIC工艺流程

2）、阱的制备：243）、场区隔离：254）、CMOS器件形成（1）阈值调整注入：26（2）形成栅：27

（3）源漏形成28（4）形成侧墙（5）非晶化注入29（6）形成源漏区30（7）形成源漏接触。315）、多层金属互联6）、后部封装工艺。32双极集成电路的基本工艺分类：一类是需要在器件之间制备电隔离区，如TTL、ECL、STTL电路等。另一类是器件之间自然隔离的双极集成电路工艺，如I2L电路。发展趋势：尽可能与CMOS工艺相兼容双极集成电路的工艺集成33标准埋层双极集成电路工艺流程1）、衬底准备轻掺杂的p型硅,(110)晶面。2）、埋层的制备（第一次光刻）埋层的作用：减少集电区的串联电阻和寄生pnp管的影响。理想的埋层杂质：As。双极集成电路的工艺集成343）、外延层生长标准埋层双极集成电路工艺流程

生长外延层时需要考虑的主要参数是外延层的电阻率ρepi（掺杂浓度）和外延层的厚度Tepi。354）、隔离区的形成（第二次光刻）

标准埋层双极集成电路工艺流程365）、收集极接触的制备（第三次光刻）

标准埋层双极集成电路工艺流程376）、基区的形成（第四次光刻）

10.3.2标准埋层双极集成电路工艺流程基区的掺杂及其分布直接影响着器件的电流增益、频率等特性

387）、发射区的形成（第五次光刻）

标准埋层双极集成电路工艺流程398）、金属接触和互联（第六、七次光刻）

9）、后续封装工艺标准埋层双极集成电路工艺流程衬底准备→埋层的制备（第一次光刻）→外延层生长→隔离区的形成（第二次光刻）→收集极接触的制备（第三次光刻）→基区的形成（第四次光刻）→发射区的形成（第五次光刻）→金属接触和互联（第六、七次光刻）→后续封装工艺方401.深槽隔离（DTI）：在器件之间刻出大于3μm的沟槽。优点：大大减少了器件面积和发射极-衬底间的寄生电容；增大集电极间的击穿电压。2.多晶硅发射极：采用poly-Si形成发射区的接触。优点：大大提高了电流增益；缩小了器件的纵向尺寸；更浅的发射结。3.自对准发射极和基区接触优点：利用自对准技术，可一次光刻实现发射区及基区的接触。其他先进的双极集成电路工艺41BiCMOS的工艺集成

双极集成电路：高速、驱动能力强CMOS集成电路：低功耗和高集成度BiCMOS技术：用CMOS器件制作高集成度、低功耗的部分，用双极器件制作输入和输出部分或者是高速部分。

分类：以CMOS工艺为基础的BiCMOS工艺（有利于保