大数电-5.组合逻辑

第五章数字集成电路基本模块5.1

组合逻辑电路组合逻辑电路组合逻辑电路基础多路器和逆多路器编

和译2组合逻辑电路对于组合逻辑电路，若电路有m个输入x1,x2,……,xm,产生n个输出信号y1,y2,……,yn,则输出与输入之间的关系可以表示为：Y=F（X）x134组合逻辑电路单元设计的基本过程是：1）列出真值表3）适当的结构形式5）每个器件的参数2）逻辑表达式4）逻辑图和电路图6）验证功能和性能组合逻辑电路组合逻辑电路组合逻辑电路基础多路器和逆多路器编

和译5多路器（MUX）：通过控制信号从多个数据来源中选择一个传送出去。逆多路器（DEMUX）：根据控制信号把一个数据送到多个输出端中的某一个。2n

m多路器和逆多路器控制信号的位数应满足：60

D01

D1二选一多路器真值表S

Y多路器Y

SD0

SD1VddD0D0D1D1SSSSY701高阻A真值表

E

Y

二选一多路器三态缓冲器VddAAEEYVddD0D0D1D1SSSSYY

E

A

EZ89三态输出缓冲器整机中的信号通过总线传送；数据总线是连接很多电路输出的公共通路。如果各个电路的输出信号同时送到总线上，则可能破坏电路的正常工作。各电路必须按照一定的时序向总线传送信号三态输出控制输出高电平状态——有电流流出输出低电平状态——有电流流入高阻态——既无电流流出，也无电流流入其他传输门逻辑形式文献

了很多种基于传输门的逻辑形式CPL和DPL有所应用s1s0Y00D001D110D211D3四选一多路器真值表Y

s1

s0

D0

s1s0

D1

s1

s0

D2

s1s0

D3直接的实现方式：用一个与或非门加一个输出反相器优点：用反相器作输出级有较好的输出驱动能力缺点：第一级的与或非门扇入系数太大，将严重影响电路性能11另辟蹊径：做变换四选一多路器：互补CMOS结构优点：逻辑门简化，有利于减小面积。用3个相同逻辑门,便于版图设计缺点：用与或非门做输出级，输出驱动能力差。Y

s1

s0

D0

s1s0

D1

s1

s0

D2

s1s0

D3=s1

(s0

D0

s0

D1

)

s1

(s0

D2

s0

D3

)=

(s0

D0

s0

D1

)

s1

(s0

D2

s0

D3

)

s112=(s0

D0

s0

D1

)

s1

(s0

D2

s0

D3

)

s1

E

S

Y3~Y0

10011000A3~A001B3~B0四位CMOS二选一多路器Yi

E

S

Ai改进：加输入、输出缓冲器。最终实现方案：Yi

E

(S

Ai

S

Bi

).13四选一多路器和逆多路器：传输门结构Y

s1

s0

D0

s1s0

D1

s1

s0

D2

s1s0

D3优点：电路简化，版图规整缺点：高电平有损失，输出驱动能力差。用CMOS代替NMOS,

避免高电平损失；将上述电路的I/O颠倒使用，就是逆多路器。14四选一多路器：传输门结构NMOS传输门进一步优化利用两级(3个)二选一实现15组合逻辑电路组合逻辑电路基础多路器和逆多路器编

和译16编(encoder)编把一组m个输入信号用一组n位（2n≥m）二进制代码表示，使它们之间一一对应。产生BCD码的编10-4编1710-4编的一种逻辑结构注意：集成电路中输入、输出都经过反相器作缓冲器18译：解读输入的二进制代码。根据输入代码的值在一组输出中相应的一个输出线上产生输出信号。在数字系统中常用的译二进制变量译码制变换译显示译：译(decoder)19二进制译当输入一个n位二进制变量时，在m个输出线中只有一个是高电平或是低电平。每个输出分别对应输入变量的一个最小项。用一系列与非门或者一系列或非门实现。20采用类NMOS电路或动态电路的形式。器中的地址译增加一根时钟信号线φ,每个与非门少4个PMOS管富PMOS实现更加有效21码制变换译例：4位二进制代码翻译成

码二进制码码0000000000010001001000110011001001000110010101110110010101110100100011001001110110101111101111101100101011011011111010011111100022根据真值表得到如下逻辑表达式G0

B3

B2

B1B0

3 2

1

B0

B3

B2

B1B0

B3

B2

B1

B0G2

B3

B2

B1

B0

B3B2

B1B0

B3

B2

B1

B0

B3

B2

B1

B0G1

B3

B2

B1

B0+B3

B2

B1

BG3

B3

B2

B1

B0

B3

B

2

B1

B每个输出都是一系列最小项之和用4—16的二进制译 产生全部最小项，再组合输出ROM实现：产生全部最小项，即符合完全译码的规律例：4位二进制代码翻译成码23ROM实现组合逻辑24ROM实现组合逻辑G3

G2

G1

G0ROM结构G3=B3,

G2=B3B2+B3G1=B2B1+B2B1,

G0=B1G0

B3

B2

B1B0

B3

B2

B1B0G2

B3

B2

B1

B0

B3

B2