有关AD9361的学习记录

AD9361学习记录一、简介AD9361是ADI推出的面向3G和4G基站应用的高性能、高集成度的射频解决方案。该器件集RF前端与灵活的混合信号基带部分为一体，集成频率合成器，为处理器提供可配置数字接口。AD9361接收器LO工作频率范围为70MHz至6.0GHz，发射器LO工作频率范围为47MHz至6.0GHz，涵盖大部分特许执照和免执照频段，支持的通道带宽范围为200kHz以下至56MHz。两个独立的直接变频接收器拥有首屈一指的噪声系数和线性度。每个接收(RX)子系统都拥有独立的自动增益控制(AGC)、直流失调校正、正交校正和数字滤波功能，从而消除了在数字基带中提供这些功能的必要性。TheAD9361还拥有灵活的手动增益模式，支持外部控制。每个通道搭载两个高动态范围模数转换器(ADC)，先将收到的I信号和Q信号进行数字化处理，然后将其传过可配置抽取滤波器和128抽头有限脉冲响应(FIR)滤波器，结果以相应的采样率生成12位输出信号。发射器采用直接变频架构，可实现较高的调制精度和超低的噪声。这种发射器设计带来了行业最佳的TX误差矢量幅度(EVM)，数值不到-40dB，可为外部功率放大器(PA)的选择留出可观的系统裕量。板载发射(TX)功率监控器可以用作功率检测器，从而实现高度精确的TX功率测量。完全集成的锁相环(PLL)可针对所有接收和发射通道提供低功耗的小数N分频频率合成。设计中集成了频分双工(FDD)系统需要的通道隔离。二、AD9361系统构成RJliBhHUAWffl-IAP,PROGTXFIR图2-1它支持2x2MIMO通信，收发各有两条独立的射频通路。TX射频前端构成如下图2-2所示：RFOUTPUTTX数据通路如下图2-3所示：—H01图2-2HS^IMT3TXSecondaryFilterTXFilterDACINPUT图RJliBhHUAWffl-IAP,PROGTXFIR图2-1它支持2x2MIMO通信，收发各有两条独立的射频通路。TX射频前端构成如下图2-2所示：RFOUTPUTTX数据通路如下图2-3所示：—H01图2-2HS^IMT3TXSecondaryFilterTXFilterDACINPUTRX射频前端构成如下图2-4所示：图2-4RX数据通路如下图2-5所示：图2-5三、初始化及校准总述AD9361在上电之后便会进入休眠状态。此时用户需要根据所需参数，对芯片进行初始化配置。其配置包括以下几方面：基本参数配置（包含SPI时钟频率、DCXO补偿、射频时钟使能）BBPLL频率配置及校准PolyPhaseTXDigitalFilter的系数写入PolyPhaseRXDigitalFilter的系数写入数字数据接口配置AuxDAC/AuxADC初始化Control_Out端口输出配置GPO端口参数配置频率无关的射频参数配置，包括LOPower、VCO&LDO的参数配置、ChargePump校准等）T/Rx频率综合器参数配置T/Rx工作频率配置及校准MixerGMtable增益配置RXGaintable配置RX手动增益配置T/RX基带模拟滤波器校准（tune）RXTIA配置及校准二级TX滤波器校准ADC初始化BB/RFDC校准发射数据正交性校准（相当于IQ校准）TX增益配置RSSI及功率测量的初始化使用AD9361，我们主要关注的有五个方面：一是其中各器件的校准；二是有关滤波器的配置；三是有关数字部分接口的模式、工作方式的配置；四是射频工作状态机控制；五是有关T/Rx增益的配置。以下分4节对这几个方面分别阐述。四、时钟源和RF&BBPLL频率综合器由于时钟是整个芯片的核心，在介绍上节所述五方面之前，我们先详述一下AD9361的时钟、PLL和频率综合器。1、参考时钟及DCXOAD9361使用分数分频锁相环生成一个本地时钟为信号转换、数字滤波器、IO端口提供时钟源。这些PLL均需要一个参考时钟，这个时钟可以通过外部晶振提供，或者由外部晶体加上一个可变电容生成所需频率。在使用外部晶体的情况下，需使用DCXO补偿晶体频率来保证输出参考时钟稳定。2、RF&BBPLL频率综合器图4-1参考时钟输入后，分别进入3个独立的PLL(如图4-1所示)，分别为T/RX频率综合器、基带PLL提供参考时钟源。3个PLL需各自进行校准。A)TX、RXPLL的锁定在FDD模式下，TX和RX的PLL可工作在不同频率下，它们同时开启；TDD模式下，TX和RX的PLL根据收发情况轮流开启。一般的TDD模式工作状态按照Rx-ALERT-Tx-ALERT-Rx跳转，基带通过跳转TXNRX信号来控制TX、RX状态的跳转，当TXNRX从0跳变到1时，RXPLL关闭，TXPLL开启并进行重新校准锁定，反之TXPLL关闭，RXPLL开启并重新校准锁定。TDD模式下每次PLL校准锁定的时间大概为45us~60us左右。不过假如系统每次收发帧所使用的载波频率不变，则不需每次打开TX或RX时重新进行校准，而沿用上一次的校准值。此时需要在一次校准过后将寄存器中的VCOCal比特关闭，这样可以明显得缩短信号收发之前，频率综合器的稳定时间。B)FastLock模式假如你的系统需要在多个频点上工作，则可以使用FastLock模式，它支持保存多个频点的频率控制字，使得频率变化是，PLL的锁定时间更短。然而这种模式TX和RX分别最多只能保存8个频点，还是有一点局限性。五、器件校准AD9361的校准及其校验方式简介如下表5-1所示：表5-1Cfllibrdliloin角tinFr-equcn<yCdllbrali^fiDoneBK□rK¥；wumePdPLLfn?quenfyrZngHgEE|]vitienRFsyntti^gizErp<impc&llbflaftksmOrK*fix：Dk244[7],1MvhendoneTk;Ox2B4|孔1whendoneRFs^iliesiz^rVCOwiib•就kanOccursautoniatkall/whenIntegerfr-equencynvordrtrrtKn.IrTDD,occurswhenTXNRXlogicItvd,Rk：0jc247(1L1wknkx岫1Tx:dx2S7|lLlwhenlockedBasebandRxanelQgfiltertuneOneeiupdmtpwhenBWchamg^s0x01fi[71睥Ilft心略whendon?BtiflebandT;ranalogfiterluneBasebandTmsecondaryfilterluneRNTlAcallbrado^RxADtimp□net;updfltevuhenOne巳manual€GMa[lo-nseupdatewhen^'changes□nee；manualequ^ci^fH,updateMvheii吕lAiWhang度wOnce；manualLUTorequation^updaTe^vh&nADCsaniiplingm甜rhAng韵如。16[5Lwlfdear?whendoneBasebandDCarfsetOnc€OxQl6[01弟IfcleanswhendoneRFDCofhetAnytimeLOfrequencychangesmewetha-ni100站Hr□KOI6[11wlfclearswhenRxquadrdtuiecdilibraiticmAnytimeLOFtequerKy-changeimo<eihaiit100MHrTi^ck^ruii^CDAiinutiuslyTxqu^ir^vurecdlbiailonAllytimeLOFieq^ncyduncesthain100幅He■OkOI6[4Lselfdear?whendons每次芯片上电或者硬件复位之后都必须进行校准，校准之后的参数会被保存。校准的顺序由状态机控制，其状态如下表5-2所示。由于其中部分校准需导入其他校准所得结果，因此假如多个校准同时使能，则校准顺序由校准状态机控制。当校准状态机停留在0x1状态时，表示校准完成。需要注意的是：T/Rx的基带滤波器校准不受校准状态机控制，必须在其他校准均不进行时，进行T/Rx基带滤波器的校准。表5-2CaliibrationSequence5拍tel3:0]ActiveCa1ibrationOXDQJibrdtkMiWAIT%【占成(Jxl0x2DCoffsetcalibration0x3RFRxDCoffsetcalibrnlrionBlquadraturecalibration0k57)(2quadraturetalibr^tion0x6Ri1quadraturecalibrafionFbc2quadraturecalibMlion0k6Tjcmonitor<DCoffset)gRxGMMNAg珈i烦叩3lib囱idnOxAtoOxFFlushst-ates下面对几个重要的校准进行单独阐释注1:RF频率综合器VCO校准AD9361的发射和接收的频率综合器是独立的，因此TX和RX的RFVCO校准需分别进行。在TDD模式下，TXNRX为高代表发射，TXNRX低代表接收，做RFTXVCO校准是，TXNRX需拉高；RFRXVCO校准时，TXNRX拉低。FDD模式下，需要将ENSM调整到ALERT状态，随后使能频率综合器校准。官方建议无论使用TDD还是FDD工作模式，均可在做RF频率综合器VCO校准

时，使用FDD的校准方式，因为FDD校准的频率更准确稳定，但是弊端是耗时较长。注2:T/Rx模拟滤波器校准模拟滤波器校准有一点需要注意，在进行校准带宽设置时，带宽值需要设置成BB带宽的1.6倍，BB带宽值是基带复数输出带宽的一半，即RX为26MHz~0.2MHz，TX为20MHz~0.625MHz。六、滤波器配置本节介绍发射和接收的滤波器通路。1、发射滤波器通路TX滤波器通路总体分为3级数字滤波器和两级模拟滤波器，示意图如下图6-1所示：PRO3TXFIRHB1HB2iHnDACLPF2NDLPF图6-1通路输入为I、Q两路12bit补码。TX数字滤波器数字滤波器分为4级，主要用于对接口I、Q信号进行插值滤波。它们可由用户控制选通。第一级ProgTXFIR支持1倍、2倍、4倍插值，可通过用户配置最高128阶位宽16bit滤波器系数，并且可提供0~-6db滤波器增益。其插值倍数和滤波器阶数关系如表6-1所示：表6-1InterpolationMaximumNumberofTaps1茂

Interpolation第二级HB1是一个固定2倍插值低通滤波器。其滤波器系数为［-53,0,313,0,-1155,0,4989,8192,4989,0,-1155,0,313,0,-53］。频率幅度相应如图6-2:-10000OJ0.20.30.40.50.6-10000OJ0.20.30.40.50.60.70.80.91图6-2第三级HB2也是一个固定2倍插值低通滤波器，系数为［-9,0,73,128,73,0,-9］。其幅频相应如图6-3所示。

(COP)也(COP)也pmculEs0-50-100。010.20.30.40.5。010.20.30.40.50.60.70.80.91-150(se<D」D)<lJp)第四级HB3/INT3可实现2倍或者3倍插值。2倍插值滤波系数为［1,2,1］,其幅频相应如图6-4所示。三倍插值系数为［36,-19,0,-156,-12,0,479,223,0,-1215,-993,0,3569,6277,8192,6277,3569,0,-993,-1215,0,223,479,0,-12,-156,0,-19,36］，幅频相应如图6-5所示。ffp)也pmculEs图6-4(se<D」D)<lJp)ffp)也pmculEs图6-4(se<D」D)<lJp)可妨ellZLmp)省mcsffiMTX模拟滤波器在数字滤波信号经过DAC转换成模拟信号之后，需要经过低通滤波器在滤除杂散干扰。模拟滤波器分为两级，带宽均可配置。第一级的带宽范围较窄，为625kHz~32MHz，通带带宽设置为信号带宽的1.6倍；第二级的带宽范围为2.7MHz~100MHz，通带带宽设置为信号带宽的5倍。2、接收滤波器通路接收通路分为两级模拟滤波器和四级数字滤波器，连接示意图如图6-6所示：图6-6通路输出也为12bit补码。RX模拟滤波器接收端模拟滤波器也分为两级，第一级TIALPF的可配置带宽为1MHz~70MHz，配置带宽设置为信号带宽的2.5倍；第二级BBLPF的可配带宽为200kHz~39.2MHz，配置带宽为信号带宽的1.4倍。RX数字滤波器数字通路的4级滤波器正好是发射通路的反向。第一级HB3/DEC3为2倍或3倍抽取可选。2倍抽取的滤波系数为［1,4,6,4,1］，其幅频相应如图6-7所示。3倍抽取滤波器系数为［55,83,0,-393,-580,0,1914,4041,5120,4041,1914,0,-580,-393,0,83,55］。其幅频相应如图6-8所示。。0,10.20.30.40.5OB0.70,80.910-100-200(HP)也pmculEs-300图6-7(se<D」D)<lJp)可妨ellZLmp)省mcsffiMNormalizedFrequency(x?rrad/sample)第二级HB2和第三级HB1均为2倍抽取的低通滤波器。其系数如下：HB2:[-9,0,73,128,73,0,-9]HB3:[-8,0,42,0,-147,0,619,1013,619,0,-147,0,42,0,-8]HB2的幅频相应如图6-9,HB3的幅频相应如图6-10。(CCP)(CCP)省mc沼克图6-9-1&0。0.10.20.30.40.5-1&0。0.10.20.30.40.50,60.70.80.9100富pjapmculF圣图6-10g*」6(Dp)2②EnL最后一级ProgRXFIR也支持1倍、2倍、4倍抽取，可通过用户配置最高128阶位宽16bit滤波器系数，并且可提供-12db、-6db、0db、6db滤波器增益。七、数字接口详述AD9361与数字基带的接口示意图如图7-1所示：

数字接口电平有两种可配置模式：CMOS和LVDS。1、接口功能介绍AD9361主要的接口有SPI、数据端口P0_D、P1_D、DATA_CLK、FB_CLK、TX_FRAME、RX_FRAME、ENABLE、TXNRX。SPI:该芯片集成的SPI接口为4线SPI,可读可写，主要用于配置内部寄存器。P0/1_D:这是数据传输端口，位宽均为12bit，根据应用模式可配置成输入、输出和双向。DATA_CLK:DATA_CLK由AD9361输出。该时钟主要用于RX状态外部数字基带对P0_D、P1_D数据采样，数字基带生成的数据和控制信号均需为DATA_CLK时钟域的，否则可能导致AD9361获取数据时的采样问题。CMOS模式下DATA_CLK通过DATA_CLK_P端口输出。FB_CLK:FB_CLK是DATA_CLK反馈到AD9361的数据时钟。用于AD9361内部对TX_FRAME、ENABLE、TXNRX信号的上升沿采样，以及对于P0_D、P1_D数据端口的上升沿和下降沿采样。注意：FB_CLK必须与DATA_CLK同源（频率相同，占空比相同），对两个时钟的相位没有要求。CMOS模式下，仅适用FB_CLK_P线。RX_FRAME:RX_FRAME用于在接收状态下标识P0_D、P1_D的数据有效。它可以配置成常高，或是50%占空比的脉冲信号。TX_FRAME:TX_FRAME用于TX状态下，标识发射数据有效。其时序与RX_FRAME类似。发射状态下，TX_FRAME为低，射频发射空数据。ENABLE&TXNRX:ENABLE和TXNRX信号主要在TDD模式下使用，ENABLE拉高时，根据TXNRX信号，使射频芯片进入TX或RX状态，TXNRX为1表示TX，为0表示RX。2、接口模式AD9361数字接口模式主要分四个方面：电平模式（LVDS、CMOS），数据速率（SingleDataRate（SDR）、DualDataRate（DDR）），端口模式（DualPort、SinglePort）、收发天线个数（1T1R、2T2R）（此处暂时不详述）。A）电平模式接口电平模式主要根据电平信号类型来分类，主要分为两种：LVDS模式和CMOS模式。它们的区别体现在可使用的信号bit为上。CMOS模式下，各种接口时序的最高频率如表7-1所示。表7-1OpmU吟ModaTRITqWlflM商*JH2TMaximumDatalCimbdni?dMwlnvm月MliEn训SignaljilaximumiDataRateWE时fMaxiinuinAFChannelSignalftandvridthCp«rchAnnoljIMh尊MFnirrtWrt做由》场［Fee厦myVsli*g2^Ove商ifllgSDR|Msp%|DDRiMspsJSDREkl^I岫HDDRB琳5DHBWiMHzlDDREm5-DRi.Msps：!DDR-SDR加、lMHz|DD-R6U5岫HSDRBiiiDDRBu^iMHzl而亦。呻|.射3QJ2而430.7215.3430.7230.7230.7215.34SlagleFortFullDupltx15363OJ2153&沽815.367J6S15367_6B153&354了辟DudlFortHalfDupkx61.44122.^856130.7256'30,72614427?56*15.3690.72DualPortF5DwhH30,7261,4430-72ST15,葡153630-72JO,7215,葡1Liinl^dby血电袖源腿仙可btandwldnhLVDS模式下，各接口时序的最高频率如表7-2所示。iRHi1261T/1R1T。中沛|到冲如时酎；ulEmmLXal3fta^«-Combliwd1djrtdl0相RF俏冲眼|1羽的聿1franitwidth-jMHzlMAKJmurmtZalaFtalsi•COiTlbirMidIldrtdQM^KiniurtiRFClh孙怙U$1^51自*ndwidth|.M.Hz|p«rChannelUsingMinimumFi■电q阳哼tmyUsing2kQviir^inpllii^Usirt^iMinimum5-fernpl4FUsin^2xQ^ir>diniplin^DiiulPortPullbupIfiK122栅56'61.4456130.72lLimitsbylhe9境华（11财bandwldlhCMOS模式下，所有接口信号都是单端信号。在此电平模式下，允许两组12bit端口P0_D、P1_D并行使用，即允许双端口时序。CMOS模式下，单端口信号TX时序如图7-2，RX时序如图7-3；P0/1_D和T/Rx_D_P/N的对应关系可参见硬件连接的spec。IRH.SOR-TDD.SlnolE-Pon,&O10-OMCi..OxflIMtKTOC\o"1-5"\h\zFB_CLK/\/\./k/\/!\/TX_FRAME./\/\/\P&_D|11_0|寸义Tin凹X-i■叩w:k：Tjiiqgri.s如；K：i■甲叫｝；Ti.Piii句图7-2IRIT,5[>R.TDD,为闻WPOfi,OxflliMKCB,OaMi-OxW.0»012-&2C&ATA_CLK\/\/\/\/\/\厂RX_FRAME/\/\/\PD_D|11：0|——fw』ii：T1khihei"Ei.Ef]~叨I："「Il引艾S&IEP1_D|11O|图7-3LVDS模式下，每bit信号需要P和N两个接口，因此24bit接口用作12bit数据信号。LVDS模式下，TX信号时序如图7-4所示，RX信号时序如图7-5所示。1R1T,M4?.FDClL7D£.Oi01«=Ai££.-drill1^kIM.Ok«1TOC\o"1-5"\h\zFB_CLK_f■'-,■■''•.^'■■■\\■'^FB_CLK_NA/X/\/X/\/\/\TXFRAMEP:\/\/\DCFRAML.N、/\：'1X_D[5：OLP~nCIG而一X■而甘―丫口4：润厂顷百一^口!叩1可乂一己标「一了匚如汨乂~口1日而一/匚皿E页~~r_QPH口_耶：虬日一『XJ：'®匕丁坷「石顽Tjpij]而―乂5坷M己菠j—XT」m町『jiH百―匕T」im]X~fji丽''1K1T,DDR.FDD.LWS.-OiCOIO-ftCS.ffxOH-OffldTOC\o"1-5"\h\zQATA_CLK_P」\/\/\/\/\/\，DATA_CIJC_NA/\/\/\/\/\/'RX_FRAME_P/\/\/RX_FRAME_N—\/\/\厂RX_D|5：OLP——Ihl_口5K点小浦R_^l*知广X电『W*「亢商痴R_l=^i%RjglX心"浏彳无奇i浦[田I皿：「记奇旬RK_D[5?DLW——「函布而一『巳_叫11]¥下币而乂电!叩V瓦■祈厂HKO5:厂丘币耳日-冬却〜丽•吊—?，七强|提]、广云!可*RJWJI图7-5B）数据速率数据速率是针对数据端口和时钟的关系来区分。主要分为两种:SingleDataRate（SDR）、DualDataRate（DDR）。SDR的时序举例如下图7-6所示：1IRTT.SDR,TDD,^IlitfePan,敏01D-0就吸OtLOuJUjiK：TOC\o"1-5"\h\zFB_CLK」\/\/\/\/\/\fTX_FRAME/%ShF\PO_D[11:0|寸Wt、「ie:f「I■叩叫艾ti」iid|'京ri.s叫）：ti」ii』：£tlwib—P1_D[11：O|曲—图7-6DDR的时序举例如图7-7所示：1R1T.DDR,TDD.5ir^|lflPdtI,DxD1D=DkCB,DkD1j1=QkML*MJO1]^HaCFB_CLK_J\/\/\/TX_FRWE_/\/\/\PO_D[m：0|L：f”n叫X毗叫网Wtj』ie'厂tise制X'.ny：£Pi_D[11：0|图7-7C）端口模式端口模式的区分主要根据使用端口的个数上，分为双端口（DualPort）和单端口（SinglePort）。单端口如图7-8所示；双端口如图7-9所示。1IRHT.C£iR.TCID,皈012-皈OHDATA_CLiK:.■、.•RX_FRAME_J\/\/■■■■PD_D|11I®|——(阮|】叫X知—1可侦R顷il：qXfinJOFXfuqiiHPLOfi11®!图7-81R1T.DDfi.TDD.DlliS函n.gIQThS,瑚6Fe_CLK\/\/■.•TK-FRAME_/■\/\/、'、PO_D[TI：a|*丁顼机电TLE4XT51刈、1顷切XP1_D(ll；0|~T~X口爻叫昭*丁七呼何/ti.qcii可X「lociijiXnjaii国'£丁七叫5图7-9八、射频工作状态机控制AD9361的工作模式通过状态机(ENSM,enablestatemachine)控制，ENSM可通过SPI控制状态跳转，也可以通过ENABLE.TXNRXpin信号来实时控制。不过假如校准不成功，这些控制均无效。图8-1为TDD和FDD模式下，ENSM各状态之间的跳转关系。图中的TO_ALERT是通过寄存器ENSMConfig1控制，它的作用是在ENSM从TX或者RX状态跳转到WAIT状态后，自动进入ALERT状态。

ENSM的状态定义如表8-1所示。表8-1ENSM岚梳*丽可世Sig品ENSMSt4te树时hm刖SLEEP0WARstatewithAD936lclocks/BBPLLdisabledWAIT!0Synthesizersdisabled(powersovimginirnde)CAUSHATlOhl123WAITtoALERTdelay4FiseddelaysetbyRegister0k024drirdfteqii&ter0sQ25ALERT1SSynthesizersenabled.叫6Txsignal^hiAilnpnHibl^dIjifUUSH7TimetoaHowdigitalhirersandsignalpathtoflushRx'8Rk寸叩日1chaiinpniHibleciftxFLUSH9TimetoaHowdigitalhirersandsignalpathtoflushFDD'10TsandRx:signalchainsenabledFDDFLUSH11TimetoaHowdigitalFUteTsandlsignalpathtoflush1、SPI控制SPI控制跳转与接口时钟DATA_CLK非一个时钟域，因此被认为是异步跳转，默认关闭，可通过ENSMConfigl寄存器打开。ENSM状态机控制寄存器如下表8-2所示：表8-2

ENABLESTATEMACHINEiENSM)REGISTERS013THROUGH017RcglstEfAddressCM03D2PiM(JefauhR/W。岭ENSMMoiieOpenFDDMode01hft/WENSMConfigfEnableRxD既aPortforCdlForceRxOnForceTxOnEnable臼1$MHnControlLevelModeForceAlslStJtpAuldGainLockTbAlert13hR/W015ENSMconfig?FDDEKtemalCcnrrolEnablePowerDownRwSynthPowerDwmESynthTXNRXSPIControlSynthtnablpPinControlModeDualSynthModeRxsynthM第kTxfead/CWhft/W0l£Ch曲做地册CcfttrolRkBBTuneTx6BTur>efb<<kiadCalTxQuadCalAxGainStepCalOpenixaiRFSiariDCcalBBSE^artODhR/W017Stcili?CalibrationSequenceStatesR其中ForceRx、ForceTx、ForceAlertState用于在TDD模式下，SPI控制状态机。而在FDD模式下，ForceRx信号是无用的，从ALERT->FDD状态通过ForceTx控制。2、ENABLE/TXNRXPIN控制ENABLE/TXNRXPin控制跳转默认开启。这种控制模式还分两种：一种是PulseMode；二是LevelMode。PulseModePulseMode的Pulse主要是针对ENABLE信号而言的。TXNRX主要标示下一个状态是跳转到TX还是RX，为1时跳转TX，为0时跳转RX。ENABLE以脉冲的形式给出，脉宽不得小于一个FB_CLK周期。TDD模式下控制时序如下图8-2所示：enablerinnnpiTXNRJ!meEhlSMWAIT虬血8-2meFDD模式下，控制时序如图8-3所示：mW”nn…nn…nTXNRXEN9M5TATE[J：i»]WAITFDDAJLERTFOPALERT

图8-3LevelModeTXNRXEN9M5TATE[J：i»]WAITFDDAJLERTFOPALERT图8-3LevelMode下，ENABLE以电平形式给出，而ENABLE信号为高时表示芯片现在处于工作状态。而VCO、LDO的上电使能还是要通过SPI配置。TDD模式下，控制时序如图8-4所示：gimi皿皿岫,im皿岫皿…伽顾顿in咖MITRXALERT-ALJS.RTALERT图8-4MITRXALERT-ALJS.RTALERT图8-4|去用^|原布且|1…11-[ENABLEFDD模式下，控制时序如图8-5所示：gniwu皿hi顺师imwmww山wmmMmuum|SPBWRnE|11EJNABLETXNRXWArrIPOWMUPVCOALERTFDDALERTFDDALERT图8-5ENSWSTATE[3J]3、FDDIndependent模式AD9361的TX和RX在FDD模式下允许工作在同一载波频率下，这就使得FDD模式不局限于仅适用在全双工系统中。像wifi、蓝牙这样的半双工系统，也可以使用FDD模式来避开TDD