十五周学习报告第十三

计算机架构学Lecture25:MemoryLatencyToleranceII:内存延prefetchingmultithreading不规则cache缺失是不能被预取的Runahead执行缓解这一问题runaheadRunahead的增强功runahead机制的限制cache

RunaheadcacheL2runahead如何:预测L2地址(指针)负载的值AVD定义：AVDloadload的数据值对于某些地址的荷载，AVDrunaheadL2miss，AVDAVD，载荷的数值预测预测值=有效地址AVDs为什么发生？在内存AND中分配loadloads消耗loadloads消耗预预取性能：覆盖，准确性，及时性，带宽消耗，cache污染

在现代系统中，预取通常在cacheCache或者预取缓存空间=/发送预取Cache里：设计简单，不需要独立的缓冲区；但是有用的必须数据且cache染搬运到cache，预取缓冲区需要多大，保证预取缓冲区一致性等都是问题IBMPOWER4,5,6,…CacheL2，内存到L1。利弊？L2L1将预取的数据放在cache的什么位置？L1L1L2ISA准确性(usedprefetchessent覆盖性(prefetchedmissesall及时性(on-timeprefetchesusedCache&非常保守预取器(小预取距离&程度)Lecture26:Prefetching&EmergingMemory预cacheA,B,C,D,C,E,A,C,F,F,E,A,A,B,C,D,E,A,B,C,D,在一个特定的地址之后（比如说A或E），一些地址接下来更加有可能被AB、C、D)下次时A，预取B、C、DAB、C、D可以通过使用多个地址作为下一个地址来提高预取精度:(A，B)→有低及时性:预测先行是有限的因为针对下一个或miss的预取被初始化是在先+可以消除强制性(从来没有见过的指针与缓存块地址的线程:预执行的程序块可说是一个"线程"如何构建的线程（thespeculativethread）：speculative单核(很少与主线争spawninstructions太早:预取可能并不需要太晚:预取可能不及时与前取消指新兴的内存技影响主器的主要趋它:DRAM新的技术和全系统的内存和再思考趋势：DRAMDRAM方案一：克服与DRAM缺点系统DRAM协同设计新颖的DRAM架构、界面、功能更好的废物管理(有效利用率)一些新兴的电阻式器技术看起来更具可扩展性比DRAM(和他们都非易失性示例:相变器9nm预计讲比DRAM更加密集:可以多个比特/单元格可以替换/增强/DRAM（为了整合的）QoSDRAM相变器(PCM)吗?旋转扭矩传递磁（STTMRAM)吗可以到替换/增强/vs电荷内存（例如，DRAMFlash此类的内存存在限制：电荷放置和控制；可靠的传Q，写入数据电阻式内存（例如，PCMSTT-MRAM）dQ/dt,写入数据STT忆阻器PCM是什么？PhaseChangeMemory的缩写：中文：相变非晶:低光自反性和高电阻率水晶:高光学自反性和低电阻率写:改变阶段通过电流注入法组:持续电流到热格上面的重置:单元格上面Tmelt读:检测阶段通过材料的电阻DRAM,FlashDRAMDRAMOSPCMPCMPCM/DRAM及模块设Lecture27:多处理器和多处理器中的问缓存一致性（CacheMPCache并行速度的限缓存/效的处理器→的高速缓存或内存→在缓存/mem较同步:通讯:load不平衡:并行任务可能会有不同的长度资源争用:并行任务可以共享硬件资源，延缓对方锁、、