数字逻辑 数字电路仿真实验报告

4/4数字逻辑数字电路仿真实验报告数字电路仿真实验报告

一、实验目的

（1）学会组合逻辑电路的特点；

（2）利用逻辑转换仪对组合逻辑电路进行分析与设计。二、实验内容

设计一个4人表决电路。即如果3人＆或3人以上同意，则通过；反正，则被否决。用与非门实现。三、实验原理

组合逻辑电路是根据给定的逻辑问题，设计出能实现逻辑功能的电路。用小规模集成电路实现组合逻辑电路，要求是使用的芯片最少，连线最少。*用途：表决*逻辑框图：输入端输出端

*逻辑功能表

Input

Output

A1

A2

A3A4＆Y

A1A2A3A4

Sum1000(任意顺序，只在乎最后结果）>3

01100(任意顺序，只在乎最后结果）1110(任意顺序，只在乎最后结果）>=3

1

1111(任意顺序，只在乎最后结果）

电平的个数之和，其和小于3则输出0，表决不成功，其和大于或者等于3则输出1，表决成功。

*逻辑框图：

*逻辑功能表

inputsandsumoutputA1sumA2sumA3sum

A4sum1

1

1

21

3

1

41

输入端

031

02131020

0112

131

020

01

120

010

0011

12

131

020

01

120

010

00

11

120

010

00

110

000

输入的数据依次相加，若最后和的结果大于等于3则输出1，否则输出0

四、实验步棸

1、编写源代码。

(1)打开QuartusⅡ软件平台，点击File中得NewProject新建工程，将工程名称建得跟文件夹名称一样为ren。在File中New建立一个VHDL文件。VHDL语言设计如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYrenIS

PORT(A1,A2,A3,A4:INSTD_LOGIC;

Y:OUTSTD_LOGIC);

END;

ARCHITECTUREbhvOFrenIS

BEGIN

PROCESS(A1,A2,A3,A4)

VARIABLESUM:INTEGERRANGE0TO4;

BEGIN

SUM:=0;

IFA1='1'THENSUM:=SUM+1;ENDIF;

IFA2='1'THENSUM:=SUM+1;ENDIF;

IFA3='1'THENSUM:=SUM+1;ENDIF;

IFA4='1'THENSUM:=SUM+1;ENDIF;

IFSUM>=3THENY<='1';

ELSEY<='0';

ENDIF;

ENDPROCESS;

END;

(2)点击File/Saveas以“.vhd”为扩展名存盘文件，命名为“ren.vhd”,保存时勾选“Addfiletocurrentfile”选项。点击“processing”选择“compiletool”进行全编译，直至出现图1证明编译成功。

图1

2.点击File中得New建立一个波形文件。

（1）点击“new”中“vectorwaveformfile”,然后双击空白处出现界面1，单击“NodeFinder”,进入界面2，在“Filter”下拉列表中选择“Pinsall”,点击“list”，“NodesFound”框格中出现节点，双击节点选中节点，使

节点名出现在选中的节点框格“SelectedNodes”中.点击“OK”返回界面

1,再点击“OK”完成节点选择。

（2）点击“Edit”中“endtime”,出现界面3，将时间设定为2.0us；点击“Edit”中“gridsize”,出现界面4，将周期设定为100ns.

界面1

界面2

界面3

界面4

（3）点击选中节点g，将周期从下至上按A4、A3、A2、A1依次设置为800、400、200、100。出现的波形如图2

图2

（4）点击File/Saveas以“.vwf”为扩展名存盘文件，命名为“ren.vwf”,保存时勾选“Addfiletocurrentfile”选项。

3.波形仿真及验证。保存波形文件后，点击”processing“中”Generatefunctionalsimulationnetlist”,命令产生功能仿真网表。出现成功后提示后，点击”assignments“中”settings”，出现以下界面5。点击左侧栏中“simulatorSettings”,在”Simulationmode”的下拉列表中选择“Functional”,指定波形激励文件”Silulationinput“为本波形文件“n.vwf”,点击“OK”完成设定。点击“Processing”中的“