集成电子学-2016课件第六章

第六章新型纳米CMOS器件随着器件尺寸不断缩小，体硅CMOS技术发展已经越来越接近基本物理极限。实际上尺寸缩小受制于经济和物理两方面。低成本缩小器件尺寸，提高性能的手段在于设计的改进，除了通过栅工程以及沟道工程来改善小尺寸器件的性能，开发一些新的器件结构将有助于CMOS克服按比例缩小的限制，使CMOS技术在纳米时代继续日新月异地发展。一、新型衬底结构器件

SOIMOS器件SOIMOSFET是一种采用SOI(SiliconOnInsulator)衬底材料制备的器件。

由于埋氧化层的存在，SOI电路寄生电容小，而且易于实现全介质隔离，避免了闩锁效应。

集成电路各个器件间的电学隔离，釆用的是pn结的反向偏置和扩散保护环等方法，但是仍然存在衬底漏电流，金属互连线与衬底的短路问题，SOI技术的出现，能够完全抑制这些影响，从物理和电学上形成隔离。由于SOI器件的寄生电容大幅度的减小，使得集成电路制作在SOI结构的材料上和制作在传统体桂材料上相比，在功耗和速度方面均有了极大的改善。在器件特征尺寸不断缩小的情况下，SOI技术的优势愈来愈突出，已成为未来几代IC技术的优选技术。体硅技术在器件特征尺寸缩小到亚100nm以后，为抑制短沟效应需要采用多种新的工艺技术，如HALO、POCKET注入，超浅结技术等，随着沟道长度的不断缩小，这些技术的实现，尤其是横向沟道工程的实现十分困难，而且会带来器件其他方面性能的损失。

而薄膜全耗尽SOI器件由于采用很薄的硅膜，易于实现超浅结技术，可以很好地抑制短沟道效应，避免了体硅中复杂的超浅结形成技术及沟道高掺杂带来的迁移率退化。薄膜全耗尽SOI技术由于实现体反型，载流子迁移率增大，电流驱动能力提高，跨导增强，而且短沟道效应小、亚阈值斜率陡直，在高速和低压、低功耗电路中有着广阔的应用前景，尤其适于纳米CMOS应用。

模型方面，UCBerkeley大学开发的BSIMSOI模型已嵌入到电路模拟软件SPICE中。

SOI材料方面，除了以前的注氧隔离(SIMOX)技术和键合减薄(BONDED)技术，近年来还兴起了智能剥离(smart-cut)技术等。产品现状，随着美国IBM公司、我国台湾TSMC公司宣布提供SOI的加工服务，美国AMD公司宣布100nm以后的产品全线SOI化。

SOI技术应用在军工方面，也显示出了极大的潜力，这主要是由于SOI技术是传统体硅辐照产生少数载流子的硅体积相应地减小了3个数量级，因此，采用SOI技术的集成电路，耐瞬时辐照的特性比传统体桂器件高出许多。早在1948年，就出现了绝缘衬底上生长单晶半导体薄膜，Ellemen和Wilman成功地在NaCl上生长了一层PbS薄膜。

1963年和1964年间，Manasevit和Simpson首先报道了在蓝宝石上外延生长单晶硅，从而在蓝宝石上开始成功地生长了合乎器件质量要求的桂膜，随后，在生长大尺寸蓝宝石衬底和这些衬底表面的制备方面也取得了进展，这就使得在20世纪60年代末和70年代，对可行的SOI技术来说，蓝宝石上外延硅(SOS:Silicon

OnSapphire)被认为是最有希望的技术途径。

SOS技术存在的问题：硅-蓝宝石界面要比Si-Si02界面质量差；蓝宝石的介电常数接近于10，寄生电容大；热膨胀系数比硅高出一倍，引入应力；衬底的自掺杂效应，Al会渗入硅，蓝宝石导热性能差。SOI材料及制备注氧隔离技术注氧隔离技术(SIMOX-SeperationbyImplantationofOxygen)是早期较为流行的SOI材料制备技术，曾一度有望成为超大集成电路应用的主要制备技术之一。SIMOX技术主要是通过向娃圆片注入氧离子，然后在1300度的高温下进行退火，形成隐埋氧化层。此技术的关键步骤有两个：高温条件下注入氧离子和超高温的后续退火工艺。键合技术即把一薄硅片键合到绝缘衬底上或者机械衬底上得到SOI材料。键合技术是利用范德瓦尔力将两片经抛光、氧化及亲水处理后的硅片在超净环境中进行高温键合，形成SOI结构。这一技术的挑战是如何减薄一面的硅膜使其达到需要的厚度。智能剥离技术(Smart一Cut)智能剥离(smart一cut)技术的原理是利用H+注入硅片中形成气泡层，将注氢片和另一片支撑片键和(两硅片之间至少一片的表面要有二氧化硅绝缘层)，经适当的热处理，使注氢片从气泡层完整的剥离，形成SOI结构。对于厚膜器件，硅膜厚度tsi大于于2xdm，即在正背界面形成的耗尽区之间存在一个中性区域，正背界面之间没有耦合，这种器件一般又称为部分耗尽器件。

当中性体区不接地处于悬浮状态时，将出现严重的浮体效应，对器件和电路性能将产生较大影响。对于薄膜器件，硅膜厚度～小于于xdm，当器件开启时，硅膜处于全耗尽状态(除去由于背栅偏压使背界面处于积累或反型情况)，通常将这种器件称为全耗尽器件(FD)SOIMOS。全耗尽器件器件具有较高的电流驱动能力，陡直的亚阈值斜率，较小的短沟道和窄沟道效应及Kink效应。

SOIMOS器件特性与器件的硅膜厚度紧密相关。根据硅膜厚度和硅膜中掺杂浓度的情况，可以将SOIMOS器件分为厚膜器件、薄膜器件以及介于两者之间的中等膜厚器件。划分的主要依据是栅下最大耗尽区宽度Xdm。

SOICMOS等比例缩小理论

考虑到对器件截止态电流的限制，要使缩小后的器件仍具有较好的亚阈值特性，则器件的有效沟道长度必须大于一个最小值Lmin

。

Lmin由器件参数tox、xj，衬底掺杂浓度NA和电源电压决定，Lmin和器件参数的关系如下：其中，xs和xD分别是源、漏pn结的耗尽区宽度。针对一定工艺，Leff，tox和xj，以及VDD都是固定的，则设计者只能改变衬底掺杂浓度NA来满足要求，即

这就意味着，对于的技术，在1V电源电压下，衬底掺杂浓度要达到1018cm-3。图6.1说明了衬底掺杂浓度对体硅CMOS亚阈值特性的影响。针对给定的器件参数则时不能获得满意的亚阈值特性，掺杂浓度必须增大到1018cm-3。

但是提高衬底掺杂浓度会增大结电容，使电路速度受到影响，另外，高掺杂浓度使表面电场增大也会影响器件性能。

为了克服体硅CMOS按比例缩小过程中遇到的这些问题，可以使体硅CMOS在低温下工作。如果在77K下工作，对于掺杂浓度为1017cm-3的器件，也可以获得良好的开关性能。另外一种解决途径是采有薄膜全耗尽（FD）SOI器件

图6.2示出了FDSOI器件的结构。由于源、漏区下面是厚的埋氧化层，使结电容极大地减小。

由于采用很薄的硅膜，在垂直方向的电场有很大变化，引起水平方向的电势曲率加大，因而有助于建立起电子势垒，防止电子从源区注入到沟道。这样，通过改变垂直结构控制水平方向的泄漏电流。

对图6.2所示的SOIMOS器件结构，硅膜中的电势由下述泊松方程决定：

求解上述微分方程,是把求解2D泊松方程简化为求解沿硅膜和栅氧化层界面的一维电势分布。关键是给出硅膜和埋氧化层背界面的边条件。不同的边条件对电势分布有不同的影响。

要减小水平方向的泄漏电流，需要较大的源-沟道之间的电势差，即电势水平方向有较大的曲率。

由二维泊松方程看出有两个途径增大电势水平方向的曲率：1、提高沟道区掺杂浓度NA

；2、通过改变来增大水平方向的电势曲率，也就是要获得一个陡变的纵向电场。在漏电压VD较小时，沿x方向（纵向）的电势分布可以用简单的抛物线函数描述，即其中参数c0(y)、c1(y)和c2(y)仅仅是y的函数。要在垂直方向求解抛物线函数，至少需要三个条件，

正界面处的电场由栅电压和栅氧化层厚度决定，即背界面处的电场近拟为零：式中tox为栅氧化层厚度，toxb为埋氧化层厚度。φsf(y)为正表面的电势分布，φsb(y)是背界面电势分布,VG’=VG-Vfb,f,Vsub’=Vsub-Vfb,b。根据这三个边条件，电势可以表示为：代入2D泊松方程方程中，并令x=0，得到引入一个参数λ：且有

可得

其中λ叫做特征长度。φ(y)和φsf(y)的差别是一个与y无关的项。穿通电流决定于沟道中的最小电势与源端的电势差。可以通过给定边界条件唯一求解上述微分方程。这个边界条件是源端（y=0）和漏端(y=L)的电势：

得到

上述结果用到的近似条件主要是在垂直方向的抛物线电势分布，以及在背界面电场为零。

为了研究SOIMOS器件的穿通特性，需要找到沟道中的最小电势及其所在位置，由得到如果沟道长度L比特征长度大得多，则exp(L/λ)>>1，可以得到最小电势点的位置ym及最小电势φmin

，要求L/λ尽可能大，才能使φmin

最小。图6.3是对SOIMOS器件计算的到的亚阈值特性，有效沟道长度都是0.1μm。可以看出，通过减小使λ截至态特性明显改善。L和λ的比值选取与具体应用有关，不过一般使L/λ

~10即足以保证获得较好的亚阈值特性。

图为SOIMOS器件计算的到的亚阈值特性，其中分别给出了和两种参数对应的特性

以上讨论了FDSOIMOSFET按比例缩小的规则，引入特征长度λ作为缩比参数。为了获得较好的亚阈值特性，必须使L/λ足够大。对于给定的λ

，增大掺杂浓度（要保证在规膜全耗尽范围），减小φS和φD也有助于减小，但是这个影响很小，而λ是指数的影响。为了减小λ

，对深亚微米SOIMOS器件必须采用薄硅膜和很薄的栅氧化层，硅膜的掺杂浓度则根据调节阈值电压的需要确定。

SOIMOS器件的基本特性

对比各种类型的SOI器件和体硅器件特性，全耗尽SOIMOS器件具有突出优势。以下分析该器件的阈值电压、亚阈值斜率、短沟效应、浮体效应、边缘寄生管效应以及自加热效应等。

(1)全耗尽SOIMOS短沟道器件的阈值电压求解二维泊松方程，通过泊松方程求解得到电势分布，由此进一步得到表面势公式，表面势最低点等于2φF时对应的栅压即为阈值电压。

二维Poisson方程的处理，主要有两类方法。一类是格林函数法及其相关算法，格林函数法是求解二维泊松方程的较为精确的方法，然而公式过于复杂，会引入无穷级数。另一类方法是利用近似的边界条件求解泊松方程，公式简单，物理意义清晰，可用于计算阈值电压、亚阈值斜率、亚阈值电流等，而且便于植入电路模拟软件。本章主要采用第二类方法进行讨论。这一类方法又可分为两种，一种是通过对垂直表面方向的电势分布作抛物线近似，进行二维泊松方程的求解，另一种是用高斯箱方法进行准二维分析。抛物线近似模型

YOUNG模型——主要对硅膜中二维泊松方程进行求解。如前所述，如果用抛物线函数近似描述纵向电势分布，则将二维泊松方程简化为沿沟道方向的一维的微分方程，假设单位面积埋氧化层电容远小于正面栅氧化层电容和硅膜电容，则

在边界条件为φsf(0)=φbi

，φsf(L)=φbi+VD情况下求解,可得通过微分得到表面最低电势

最低电势点在沟道中所处位置yf,min为：

对于长沟道器件，

1-exp(Γf)≈1，最低电势φf,min近似为

-σf,与一维分析相吻合。由式(6.21)可见，当exp(-Γf)趋近于1时，φf,min强烈依赖于αf和L，αf越大短沟效应越小，减小tSi和tox，有利于增大αf，降低短沟效应。对于正常工作的全耗尽SOIMOS器件，正面沟道应该先于背面沟道导通，定义时对应的栅压为阈值电压，可得器件的阈值电压。

上述分析中，仅在硅膜中求解二维泊松方程，未考虑埋氧化层的影响。研究表明，在短沟道和埋氧化层较厚的器件中，埋氧化层中的二维电场效应对正面表面势的影响较大，电荷共享效应更为明显，直接影响到正面阈值电压，导致亚阈值斜率和泄漏电流增大。可以通过在埋氧化层中求解拉普拉斯方程来分析埋氧化层的影响。更为精确的方法是同时在衬底区求解二维泊松方程，也就是说将SOI器件作为三界面器件处理，关键是对不同应用背景在计算速度和情度之间折中。

准二维模型

准二维模型是指采用准二维方法，通过在图6.4所示的高斯箱〔沟道耗尽区中高为tSi，长为△y的长方形盒子〕中采用高斯定律，在忽略沟道中的可动电荷和埋氧化层边缘电场.并假设埋氧化层中电场均匀的情况下，可将二维泊松方程降阶为上式左边第一项为沿y方向进人高斯箱的净电通量，第二和第三项分别为进人高斯箱上边和下边的电通量，右边为高斯箱中的总电荷，η为拟合参数。由于方程中出现未知量φsb，还需要建立φsf和φsb的关系，通过在硅膜中求解一维泊松方程可以得到两者的关系:在正界而采用高斯定律，得到正界面垂直电场为

将上述两式带入高斯合方程中，得到可以将上式进一步写为

其中

上述二阶微分方程可以在下面边界条件下求解得到其中φs0为长沟道器件的表面势，l为特征长度:该表面势分布可以看成是受源、漏边缘电场调制了的长沟道表面势。沟道下方耗尽区中,横向电场在纵向的分布对器件性能的影响通过拟合参数η来反映。η与工艺相关，通过与实验数据拟合得到。表面最低电势点位置

y0,则对于，yo可以近似为L/2，则有

由此得到器件的阈值电压，其中

由上式可见，高的沟道区掺杂浓度、低的源漏区掺杂浓度、薄栅氧化层和薄埋氧化层、薄硅膜有利于降低短沟效应和DIBL效应。

对于高的漏电压情况，yo不再为L/2，

可得可见，SOIMOS器件的阈值漂移与漏电压之间的关系类似于体硅器件，可写成形式，SOIMOS器件的阈值电压与体硅的差别主要在于长沟道阈值电压表达式，因子和特征长度l。

对于全耗尽SOIMOS器件，阈值电压易受硅膜厚度变化的影响，尤其是对于很薄硅膜的情况，难以保证硅膜厚度均匀，因此需要考虑硅膜厚度起伏的影响，对于Coxb远小于Csi和Cox情况，可以得出

由于硅膜厚度起伏引起的阈值电压变化可由下式表示：总的阈值电压漂移为

对于负的背栅(衬底)电压情况，考虑背栅的影响，用Vsub,eff代替上述公式中的Vsub可以通过求解一维泊松方程得到Vsub,eff。

（2）全耗尽SOIMOS器件的亚阈值斜率亚阈值斜率S也称为亚阈值摆幅，定义为亚阈区漏端电流增加一个量级所需增大的栅电压，反映了器件从截止态到导通态电流转换的陡直度，对应于采用半对数坐标的器件转移特性曲线(IgId—VG)中亚阈区线段斜率的倒数，可表示为

随着器件特征尺寸的缩小，器件需要在低压工作，陡直的亚阈值斜率不仅可以得到较低的阈值电压，还可以降低截止态电流。

SOIMOS器件的亚阈值特性取决于硅膜厚度、掺杂浓度及沟道长度。图6.5给出了长沟道器件中亚阈值斜率与硅膜厚度的关系。当掺杂浓度增大时，电场强度增加，载流子移向正界面，栅控能力增强，使亚阈值斜率减小。

下图可见随着沟道长度减小，亚阈值斜率增大.但增大掺杂浓度、降低硅膜厚度可以改善器件的亚阈值特性，两者均是控制SOIMOS器件中短沟效应的途径，后者类似体硅器件中结深的减小。

从亚阈值斜率定义式出发，忽略背界面电导，则有

其中按常用的方法推导，关键是掺杂效应的反应，即亚阈区有效的沟道厚度yeff受沟道区掺杂浓度的影响情况。的推导从从二维泊松方程出发，考虑边界条件和埋氧中电场分布的影响，可以得到正表面势。这样可以最终推导得到亚阈值斜率

与长沟道薄膜SOI器件的亚阈值斜率表达式相比，上式增加了以下几项：，和

其中，tmod是沟道厚度调制项，考虑了表面电场增大对亚阈值电流增加的抑制作用。如果沟道区掺杂浓度较低，沟道厚度随栅压和表面电场增大而减小，对于高掺杂情况，表面电场较大，并且基本不随栅压增大而变化，因此沟道厚度也基本不变，即所谓掺杂效应，该效应不是由于短沟效应引起的。这一项对亚阈值斜率的影响在小尺寸器件中更为明显，如图6.7所示。

subv主要是考虑埋氧化层二维电场分布的影响，即源、漏通过埋氧化层引起背沟道与埋氧化层界面的电势增加，使亚阈值斜率增大，可以看作是电荷共享的影响。

ecap主要是由于短沟道器件中二维电势分布引起的，主要考虑沟道靠近源端和漏端电容的影响，该沟道边缘电容主要是由于埋氧化层中的电场线终止于源、漏底部引起的。对于长沟道器件，subv,ecap趋于零，tmod可忽略。从亚阈值斜率角度看，虽然减小tSi、tox可以改善亚阈值特性，但这会受到工艺条件的限制，而且还要考虑与隧穿、阈值电压一致性等因素的折中。通过增加沟道区掺杂浓度，可以减小沟道厚度调制作用的负面影响，消除背沟道漏电;沟道边缘电容的影响则可以通过降低源、漏区掺杂浓度，即采用LDD结构来减小，从而降低器件的亚阈值斜率。全耗尽器件陡直的亚阈值斜率使器件可同时获得较高的驱动电流和较低的泄漏电流，对纳米器件性能的改善尤为突出。(3)全耗尽SOIMOS器件的短沟道效应

SOIMOS器件的短沟道效应物理本质与体硅器件类似，表现出阈值电压的漂移等器件特性上的变化，如图6.8所示。部分耗尽器件的短沟道效应与体硅类似，全耗尽器件则有较大改善。

短沟道效应主要是由于随着沟道长度的减小出现电荷共享，即栅下耗尽区电荷不再完全受栅控制.其中有一部分受源、漏控制，而且随着沟道长度的减小，受栅控制的耗尽区电荷减少，更多的栅压用来形成反型层，使得达到阈值的栅压不断降低。

受栅控制的耗尽区电荷可以用一个梯形面积来表示，对于长沟道体硅器件梯形的上下边长近似相等，对于短沟道体硅器件梯形下边长明显缩短，甚至消失。对于短沟道SOI器件，当硅膜厚度小于体硅器件结深时，梯形下边长大于相应的体硅器件，栅控耗尽区电荷在总的耗尽区电荷中所占比例大于相应的体硅器件，从而降低了阈值电压漂移量。图6.9比较了体硅与SOI器件中耗尽区电荷分布情况。但如果硅膜厚度与体硅器件的源、漏结深可相比拟，由于存在通过埋氧化层的二维电荷共享，SOI器件的短沟道效应增大。

图6.10(a)不同掺杂浓度掺杂条件下，SOINMOSFET短沟效应与硅膜厚度之间的关系；(b)不同掺杂浓度掺杂条件下，SOINMOSFETDIBL效应与硅膜厚度之间的关系由图可见，对于低漏电压，在全耗尽器件对应的薄硅膜区阈值电压漂移随硅膜减小和掺杂浓度的增大而减小。对于部分耗尽器件，阈值电压漂移对硅膜厚度不敏感，但均大于全耗尽器件。在部分耗尽与全耗尽交界处出现一个峰值，这主要是由于在这一交界点.沟道区更易通过埋氧化层受源、漏区的影响，产生的电荷共享最大，在器件设计中应避免选用这一点。通过增大掺杂浓度降低DIBL效应引起的阈值电压漂移更为有效。对于全耗尽器件，减小硅膜厚度是降低短沟效应的重要手段。对于部分耗尽器件，采用逆向掺杂技术，即沟道区表面掺杂较低，以实现一定阈值，同时保证一定的载流子迁移率，硅膜底部采用较高掺杂，以降低短沟效应、DIBL效应，同时抑制穿通效应。(4)浮体效应

全耗尽SOI器件存在SOI器件固有的一些问题，如浮体效应、边缘寄生晶体管效应、自加热效应等。不同于体硅器件，SOIMOS器件的体区处于悬浮状态，使碰撞电离产生的电荷无法迅速移走，出现浮体效应，这是SOI器件的特有效应，对器件性能会产生影响。浮体效应主要包括：Kink效应、寄生双极晶体管效应、瞬态浮体效应(漏极电流正向过冲或负向过冲)、磁滞效应等。浮体效应不仅会降低器件增益，导致噪声过冲，器件工作不稳定，还将使源、漏击穿电压减小，并引起单管闩锁，输出曲线出现SNAPBACK现象，带来较大的泄漏电流，导致功耗增加。

图6.11显出"Kink”效应。对于部分耗尽SCI器件，在足够高的漏电压下，沟道电子在漏端高场区获得足够能量，通过碰撞电离产生电子—空穴对，空穴向较低电势的中性体区处移动，抬高了中性体区的电势，使源—体pn结正偏，直到产生的空穴电流与源一体pn结正向电流达到平衡。浮体上的正电位使阈值电压降低，使漏极电流随漏极电压增加而增加，而且产生更多的电予空穴对，出现正反馈。如果硅膜中少子寿命足够高，源—体pn结的正偏最终使寄生双极晶体管导通，空穴电流被作为基极电流放大，使净漏极电流增大，Kink效应增强，出现二次翘曲。刚发生Kink效应时，电流与电压呈二次方关系增大，并不依赖于双极晶体管行为。全耗尽器件中不出现Kink效应。这主要由于硅膜全耗尽，源—体势垒较低，如图6.12所示。碰撞电离产生的空穴可以流向源区，在源区被复合，硅膜中不存在过剩载流子。但有一种观点认为在全耗尽器件中体电势仍有升高，Kink效应的消失主要是由于耗尽层电荷受限于硅膜厚度，对体电势的升高不敏感，因此阈值电压也就不受体电势的影响。对于PMOS管，由于空穴的电离率较低，碰撞电离产生的电子一空穴对远低于NMOS管，因此SOIPMOS管中的Kink效应不明显。Kink效应可以增大电流和跨导，利于速度的提高，对于数字电路性能南一定改善。对于模拟电路，Kink效应带来的电流过冲还会影响产生一复合噪声。

降低浮体效应的方法主要有两类。一类是从工艺角度出发，采用SiGe窄禁带源、轻掺杂源漏、HALO注入、等缺陷工程来降低双极晶体管的电流增益，以减小寄生双极晶体管效应。另一类是从器件结构角度出发，提出不同的体接触方案。(5)边缘晶体管效应和自加热效应

采用硅岛隔离的SOI器件存在边缘MOS晶体管效应，边缘寄生晶体管的阈值电压一般低于主晶体管，使器件转移特性曲线出现亚阈值HUMP现象，如图6.14所示。消除边缘晶体管效应的方法主要包括边缘再氧化，边缘高掺杂注人以提高边缘晶体管的阈值电压以及从版图设计上考采用H型栅或环姗结构等。

由于SOI埋氧化层的热导率低(比硅小两个量级)，SCI器件存在直流自加热效应。

随着器件漏电压和栅电压的增大，功耗增大，硅膜体内的温度上升，高于环境温度，器件中迁移率、阈值电压、碰撞离化、浮体电位、泄漏电流、亚阈值斜率等均会受温度的影响，由此引起器件特性的变化。典型的变化就是随着漏电压增大，漏极电流减小，出现负微分电导现象，如图6.15所示，这主要是由于在器件饱和工作区，随着漏电压的增大，沟道温度升高，载流子迁移率以关系降低，电流减小。

减小SOI器件自加热效应的方法主要是采用较薄的埋氧化层、较厚的硅膜，但这要与器件寄生电容增大、驱动电流减小等性能损失进行折中。可以采用DSOI结构来减小自加热效应，即在源、漏区下方采用介质层，沟道区下方与衬底相连——如图6.16所示。

SON器件

SON（SiliconOnNothing）器件与SOI器件不同的是，在制作器件的硅膜下面不是埋氧化层，而是空的〔Nothing〕，或是其他任何绝缘层(SOA一SiliconOnAnything)。这种新型的SON器件的制作过程如下：1、首先在体硅衬底上形成浅沟槽隔离(STI)，然后用外延方法生长一层SiGe，它的厚度决定了SON器件的埋绝缘层或空心层的厚度；

在SiGe上面再处延一层硅，这层硅膜就是器件的沟道区；外延以后按照常规CMOS工艺生长栅氧化层，淀积多晶硅，刻蚀出栅电极，并形成氧化物侧墙用来控制源、漏延伸区；

用等离子刻蚀在源、漏区形成凹槽，通到SiGe层。通过选择刻蚀，腐蚀掉SiGe层，在沟道区硅膜下面的SiGe也通过横向腐蚀去掉，形成一个空的通道，它把顶层硅膜和衬底隔开；

由于形成这个空的通道，所以把它叫作SON器件。栅极下面有空的通道，栅极并不会塌下来，因为多晶硅像桥沿沟道宽度方向架在两边的STI区上。用RTO工艺在空的通道内壁形成一薄层氧化层作为钝化层，防止后面形成源、漏区的外延工艺中使通道重新被硅填充，这个通道也可以完全用绝缘介质填充，形成SOI器件；

选择外延形成厚的源、漏区。通过离子注人和快速热退火完成所有前部工序，如图所示。SON器件中空的通道的厚度基本保持原始SiGe层的厚度，而形成的通道的长度决定于SiGe材料中Ge的摩尔百分比。

采用高选择性的等离子刻蚀工艺(对20%Ge摩尔百分比选择性因子大于100:1)，可以形成很长的通道，每边有150nm，这个长度足以制作100nm

以下沟道长度的MOSFFT。图(a)是30nm厚的通道0.2μm栅长结构，图(b)是50nm厚的通道0.12μm栅长结构。前一种情况通道没有完全贯通。由于通道氧化时只形成20nm的氧化层，第2种情况通道没有完全被氧化物填充。

源、漏延伸区的掺杂是在刻好多晶硅以后进行，尽管实际注入的结深较大，但当SiGe层刻蚀掉以后，就在硅膜中形成很浅的近似均匀的源、漏延伸区，结深就是硅膜厚度。图6.21比较了SON器件和体硅器件由于短沟道效应引起的阈值电压下降值，体硅器件中采用逆向掺杂，有不同的结深xj和表层轻掺杂区的厚度xs。由图可见，对体硅器件xj=40nm情况，xs从30nm减小到5nm,可以使允许的最小沟道长度(短沟道效应引起的阈值下降为100mV)从0.09μm的脚减小到0.07μm；若结深也减小到5mn，则最小沟道长度可以下降两代从0.07μm到0.03μm；对SON结构，通道用氧化物填充，硅膜厚度5nm，埋氧化层厚度20nm，这种结构使短沟道效应比同样结深的体硅器件要小，因此最小沟道长度又可以下降一代，从0.03μm下降到0.02μm。

图6.22比较了SON、SOI和体硅器件的阈值电压随沟道长度的变化。定义阈值电压下降100mV对应的沟道长度为最小沟道长度Lmin。

图中给出了几种工艺对应的最小沟道长度。对目前水平的体硅和SOI器件，最小沟道长度面临100nm的限制，而SON器件的最小沟道长度可以减小到25nm，因为SON器件可以实现5nm的超薄硅膜。另外可以看到，对同样是20nm硅膜厚度的情况，SON器件的沟道长度可以比SOI器件再缩小一代，这是由于SON器件有很薄的埋氧化层。如果不用埋氧化层，而是形成一个埋置的空通道，由于减小了介电常数，可以使SON器件性能进一步改善。

对源、漏延仲区的结深和方块电阻只能采取折中考虑。

由于FDSOI器件有很厚的埋氧化层。厚的埋氧化层加强了源、漏之间的耦合，减弱了栅的控制，因此随着沟道长度缩短，SOI器件的亚阈值斜率最终又回到体硅器件的情况。而SON器件有很薄的埋绝缘层，沟道长度可以减小到20nm

。

因为SON器件的埋绝缘层更薄，且在MOSFET的源、漏区下面没有绝缘层，更有利于散热。在VD=VG=1V电压下SOI器件最高温度达到566K。相比之下，SON器件在同样偏置条件下，最高温度只有312K。

课堂作业1、写出体硅、逆向掺杂、HALO结构和SOI器件的特征长度，并比较说明这些器件的短沟道特性。2、给出一个实际的NMOS器件，如何测量它的亚阈值斜率？需要什么仪器？亚阈值斜率单位是什么？大概在什么数值范围？3、画出SOI器件表面势示意图，并标出源漏边界的值。3、解释图中设计窗口的意义。二、新型栅结构器件

Architectureswhichreducesource–draininteraction.Improvementsinshort-channelcontrolasthegatenumberisincreasedfromETSOItoGAA.三栅FinFET结构的工艺实现流程(1)在290nm的Si衬底基础上淀积150nm的埋氧化层，接着淀积60nm厚的硅薄膜，同时对其进行离子注入掺杂(掺硼)，使硅薄膜的掺杂浓度为1×1016cm-3,能制造fin高为60nm的FinFET器件的SOI结构。(2)在SOI结构的基础上淀积一层氧化物作为光刻掩蔽层，用fin掩膜版刻蚀出宽度为40nm的鱼鳍区域，去除氧化物掩蔽层，得到图(b)带有鱼鳍体区的结构；(3)淀积厚度为2nm的栅氧化层之后再淀积多晶硅栅，通过栅掩膜版(用来确定沟道长度)刻蚀掉多余的多晶硅栅区域,最终形成的FinFET结构如图(c)所示；(4)对源漏区域进行掺杂，砷离子注入(N型)，浓度峰值为5.0×1019cm-3的高斯分布，对沟道进行蹦掺杂(P型)，峰值为5.0×1017cm-3的高斯分布。最终形成一个源漏为高掺杂，沟道为轻掺杂的N型FinFET器件结构。1、双栅MOS器件

双栅SOIMOSFFT是从单栅薄膜全耗尽SOIMOSFET发展来的。为了克服FDSOIMOSFET背栅控制作用弱的问题，可以把背栅做成和正栅一样的结构，用同样的薄栅氧化层和栅电极，并且两个栅电极电连接在一起，共同用来调制沟道。

图6.26是一个双栅SOIMOSFET结构示意图，并与单栅SOI器件结构进行比较。由于双栅器件中两个栅电极(顶栅和底栅)的共同作用，极大地抑制了漏电场向沟道区中穿透，从而有效抑制了短沟道效应。两个栅极形成上、下两个导电沟道，增加了器件的跨导。在双栅MOSFET中阈值电压随沟道长度和漏电压的变化要比同样沟道长度的单栅MOSFET小很多

图6.27比较了双栅SOIMOSFET和单栅SOIMOSFET的短沟道效应。可以看出，对于同样的硅膜厚度，要保持同样的阈值电压变化，双栅MOSFET可以比单栅FDSOIMOSFET的沟道长度减小2～3倍。

双栅SOIMOSFET比单栅SOIMOSFET有更理想的亚阈值待性。

在同样尺寸下，双栅MOSFET可以提供更大的电流。对沟道长度为30nm的双栅n沟道和P沟道MOSFET，用蒙特卡洛模拟得到的I~V特性表明，n沟道双栅MOSFET的跨导可达到2300mS/mm,p沟道双栅MOSFET的跨导达到1300mS/mm，见下图。瞬态蒙特卡罗模拟表明，n沟道器件的开关时间是1.1ps。双栅SOIMOSFFT等比例缩小理论

根据Yan等人提出的SOIMOSFET等比例缩小理论，在器件缩小时应保持参数不增大，也就是要求特征长度λ1，和沟道长度L一起缩小。特征长度为：而上一节SOI器件的特征长度为

λ1越小越有利于抑制短沟道效应，参数α1减小将使亚阈值斜率S增大。

从图6.29中看出随着α1减小S增大。但同样的α1不同参数的3条曲线对应不同的S，进一步减小后S的变化强烈依赖于VD。对双栅SOIMOSFET，电势的峰值在硅膜中心，硅膜中心的电势φC比表面势φS对沟道长度和硅膜厚度更敏感，而且φ的绝对值比φS小，故穿通电流流经硅膜中心，见图6.30。KunihiroSuzuki等人基于对电势的分析导出了一个更精确的指导双栅MOSFET按比例缩小的模型根据二维泊松方程:

x是垂直于沟道的方向，y是平行于沟道的方向,对垂直于沟道的电势采用抛物线近似，有边界条件：处得出可以从上式导出表面势φS与φC的关系：得到

再把上式代入二维泊松方程，得到

双栅MOS特征长度

这个分析得到的特征长度λ2比单栅SOI器件的特征长度λ1要小，即双栅SOIMOSFET更有利于抑制短沟道效应。

只要器件尺寸缩小时保持同样的α2因子()

的值，就可以保持同祥的亚阈值斜率S。

图6.31是针对不同工艺参数用二维数值模拟得到的亚阈值斜率S与α2因子的关系，说明用α2作为指导双栅SOIMOSFET等比例缩小的缩比参数更确切。模拟结果表明，为了抑制短沟道器件的穿通电流，α2应大于3，一旦确定了α2的值，就可以根据下式决定栅氧化层厚度tox和硅膜厚度tSi：图6.32给出了在保持α2=3的情况下，针对不同沟道长度器件允许的tox和tSi的设计值。tox和tSi允许的取值应在给定沟道长度确定的曲线下方。

图中沟道越短允许的设计范围越小。当L=0.1μm，tox=5nm时，tSi应小于25nm；当L=0.05μm，tox=3nm时，tSi应小于10nm。考虑到器件尺寸缩小后工作电压降低，阈值电压也相应减小，因此阈值电压的起伏应小于100mV。沟道区硅膜厚度的偏差会引起沟道中第一个量子化能级能量的变化，从而转换成阈值电压的起伏。硅膜越薄，这种起伏变化增长越迅速。如果硅膜厚度的误差在20%以内，则硅膜最小厚度是4～

5nm。若硅膜厚度为5nm，栅氧化层厚度3nm，则双栅SOIMOSFET可实现的最小沟道长度是30nm。若硅膜厚度为4nm，栅氧化层厚度2nm，最小沟道长度可以缩小到20～25nm。

双栅MOSFET阈值电压对于双栅FinFET，沿着垂直沟道方向的fin区横截图如图,阈值电压的建模可以沿中线(图中虚线)分析其中一半即可图中虚线以上部分源漏阴影部分总面积为式理想情况下，沟道耗尽区面积为2、p+—p+硅栅的双栅MOSFET特性

对于双栅MOSFET，采用薄硅膜作为沟道区来抑制短沟效应和穿通电流。另外，为了避免沟道区杂质数涨落和杂质原子的随机分布造成器件性能的不确定性，采用低掺杂或不掺杂的硅膜。不掺杂的薄硅膜全耗尽双栅MOSFET的阈值电压对栅氧化层厚度和硅膜厚度不敏感，而是决定于栅材料的功函数。如果双栅都采用n+硅栅，则n沟道的双栅MOSFET将成为耗尽型。为了实现增强型器件，可以采用p+—p+多晶硅双栅。

图6.33是一个p+—p+双栅MOSFET结构的示意图，垂直沟道方向(x方向)的电势分布可通过下述泊松方程求解：由于上述方程中既包含了耗尽层电荷也包含了反型层电荷，所以，可用于所有偏压情况。

图6.34给出了双栅MOSFET中的电势分布二维数值模拟结果。从图中看出在栅压较小时(亚阈值区)耗尽层电荷和反型层电荷对电势分布的影响都很小，电势基本上随栅压的减小而线性减小，并且保持均匀分布。当栅压进一步增大以后，在硅膜中心电势随栅压的变化基本停止，只有表面势有很小的变化。模拟结果表明，在栅压较小时，φC和表面势φS差别很小，这个差别是与硅膜掺杂浓度成比例的，在亚阈值区只有耗尽层电荷有贡献。而当栅压较大时，包括在阈值附近，必须同时考虑耗尽层电荷和反型层电荷的贡献。

根据数值模拟的结果:

在亚阈值区有：

φ-φS<

φC-Φs<Vt从泊松方程可解出

应用高斯定理，沟道中感应的反型层电荷为

则有

假定在阈值条件下反型层电荷建立的压降是耗尽层电荷产生的内建电压的γ倍，即

则器件导通的判据定义为

引人一个经验参数。因为这种判据没有清晰的物理意义，需要选择合适的值，使得阈值电压符合实测结果。可解出阈值条件下的沟道中心电势:又根据式(6.49)和(6.52)可得到

则有可以得到p+-p+多晶硅双栅MOSFFT的阈值电压

p+-p+十硅栅的双栅MOSFET阈值电压公式可以写成

其中，Qi=qnitSi，Np+poly是p+多晶硅栅的掺杂浓度。上式中的第3项远小于前两项，前两项与器件参数tox和NA无关。公式中的第2项是-2Vtln(tSi)的函数，当tSi变化一个数量级时，-2Vtln(tSi)只有0.12V的变化，因此，这个与tSi有关的项对阈值电压影响也很小。

p+-p+硅栅的双栅MOSFET阈值电压对器件参数tox

、tSi、NA不敏感，阈值电压主要决定于栅材料的功函数。这为p+-p+双栅MOSFET的设计提供了很大方便，在设计器件参数时不必考虑tox

、tSi、

NA对阈位电压的影响，可以根据器件其他性能的要求选取适当的tox

、tSi、

NA值。3、n+—p+硅栅的双栅MOSFET特性薄膜全耗尽双栅SOIMOSFET的阈值电压对栅氧化层厚度(tox)和硅膜厚度（tSi）不敏感，而主要决定于栅材料的功函数。如果采用n+-n+双栅结构阈值电压，阈值电压大约为-0.1V时，器件将变成耗尽型。如果用p+-p+双栅结构，阈值电压将增大到1V左右，阈值电压太高不利于实现高速操作。为了获得合适的阈值电压，可以采用n+-p+双栅SOIMOSFET结构。为了保证深亚微米器件既有足够大的驱动电流同时又能抑制亚阈值电流，必须设置合适的阈值电压。可以采用TiN等新材料做栅电极。还有一种更简单的工艺就是采用n+-p+多晶硅栅。

图6.39是n+-p+双栅SOIMOSEET结构通过二维数值模拟得到的垂直于表面方向的电势分布。在亚阈值区电势在硅膜中基本是线性分布,随栅压变化而平移。当n+硅栅对应的硅膜表面形成反型层时，电势分布偏离了线性，表面势就基本固定在一个恒定值。当栅压再增大，使p+硅栅对应的硅膜表面也形成反型层,硅膜内的电势分布就不会在变化。这种MOSFET对应两种栅材料，有两个不同的阈值电压。

基于上述模拟结果，可以得到一个分析阈值电压的简化模型，如图6.40所示。图中画出了当n+栅对应的硅膜表面刚刚反型时的电势分布。

为了便于分析，把栅氧化层厚度增大r倍，r是硅和二氧化硅的相对介电常数之比。这样就可以把栅氧化层和沟道区的电势分布连成一条直线。

对n+-p+双栅况，电势分布有个斜度，不像p+-p+双栅那样是水平线.这是因为n+多晶硅栅和p+多晶硅栅的平带电压不同。根据相似三角形△ABC和

AED(见图6.40)，可得到n+栅对应的阈值电压：当栅压再增加，直线AD将向直线FD靠近，当A点达到F点时，p+栅对应的沟道区表面开始反型，因此与n+栅对应的第2个阈值电压是:图6.41示出了模拟得到的n+-p+，n+-p+，

n+-n+双栅MOSFET阈值电压与硅膜厚度的关系。

模拟结果与上述模型公式符合。对n+-p+双栅MOSFET,VT1与栅氧化层厚度及硅膜厚度有关，这是因为VT1与两个栅的相互作用有关。VT1与tSi/tox的比值有关，当tSi/tox=5时VT1≈

0.25V，而VT2约为

1V。当栅压超过1V

时，两个栅控制的导电沟道都起作用，而当栅压小于1V时，

p+栅只起到调节VT1

的作用。

在计算n+-p+双栅MOSFFT导通电流时，把这种双栅器件看作两个MOS管并联，它们有两个不同的阈值电压，n+硅栅对应的阈值电压是VT1，p+硅栅对应的阈值电压是VT2。对反型层电荷，按电荷薄层处理.则得到

是载流子速度饱和的临界电场。

图6.42给出了n+-p+双栅MOSFET工作模式与栅电压和漏电压的关系。图中Q1表示n+栅对应的MOS管，Q2表示p+栅对应的MOS管。off表示截止区，S表示饱和区，L表示线性区。从图中可以看出，同样栅电压下VDsat2总是小于VDsat1，因为VT2大于VT1。

通过二维数值模拟分析了栅长0.1μm的双栅MOSFET的短沟道效应，随着硅厚度的增大亚阈值斜率也增大，但是n+-p+双栅器件的亚阈值斜率增长比p+-p+双栅器件小很多。这说明n+-p+双栅器件比p+-p+双栅器件性能优越，不仅有利于获得合活的阈值电压,而且更有利于抑制短沟道效应。

n+-p+双栅器件特征长度p+-p+双栅器件特征长度以L/(2λ)=3得出设计窗口

如果确定了沟道长度和栅氧化层厚度，可以根据图6.46选合适的硅膜厚度。例如L=0.lμm,tox=3nm，则tSi应取15nm才能获得合适的阈值电压。这组设计参数模拟得到的特性与模拟公式得到的ID完全一致。2、围栅MOS器件围栅（GateAllAround,GAA或SurroundingGate,SG）MOSFET是使栅电极完全包围一个很细的硅柱（沟道区）。它比双栅MOSFET栅对沟道区的控制更强。围栅MOSFET可以保持沟道在硅平面内的结构，也可以使沟道垂直于硅片表面，形成垂直围栅结构。垂直围栅MOSFET不仅具有双栅MOSFET的优点：如有利于抑制短沟道效应，有理想的亚阈值斜率等，而且比双栅MOSFET还有更多的优点：

垂直围栅MOSFET可以制作在体硅衬底上，可以减少采用SOI硅片的费用。器件的沟道长度不依赖于光刻水平，采用分子束外延可以控制到单层原子的尺度。可以实现栅—源—漏自对准，减少覆盖电容，将极大地减小漏—衬底电容。有利于提高集成密度，特别是在存储器中，应用垂直MOSFET与立体电容相结合，可以实现高密度的三维立体集成。采用SOI材料的垂直围栅MOSFET，比平面SOIMOSFET更容易实现体接触，避免浮体效应，而且不必增加额外的接触面积。缺点垂直围栅MOSFET由于沟道不在(100)硅表面，其他晶向都比(100)晶向有较高的态密度，这会影响器件的阈值电压。阈值电压受硅柱宽度(相当于双栅MOSFET中的硅膜厚度)影响较

大。为了获得全耗尽硅柱，硅柱的宽度不能太大，这样影响器件的驱动电流。制造困难也是围栅MOSFET发展中的主要问题。

垂直围栅MOSFET等比例缩小理论为了分析硅柱中的电势分布，应在柱坐标下求解泊松方程：

假设在径向电势是抛物线函数，则有存在以下边界条件：1）硅柱中心的电势只是z的函数，即

2）硅柱中心电场为零：3）在硅-二氧化硅界面处的电场由下式决定：式中φGS是栅电势，φS是表面势，tSi是硅柱直径。可以得到硅柱中心电势分布满足的方程：

其中

就是圆柱形围栅MOSFET的特征长度，如果tSi>>2tox

，则特征长度可简化为这表明围栅MOSFET比双栅MOSFET的特征长度可以减小30％左右。围栅MOSFET可以用更短的沟道长度而保持和双栅MOSFET一样的亚阈值斜率。α3>2.3就等效于双栅器件的α2>2.7。图6.74给出了围栅MOSFET的亚阈值特性，还给出了双栅MOSFET的特性作为对比。从图中可以看出，对于同样的亚阈值斜率，α3<α2

，也就是说，

柱形围栅MOSFET可以允许更小的α3值。图6.75给出了DIBL效应随的

α3

变化。

图6.76比较了围栅和双栅器件中允许的最小沟道长度与参数的关系，可以看出，在给定参数下，围栅MOSFET的沟道长度可以比双栅MOSFET小40%。这说明围栅MOSFET比双栅MOSFET更

有利于抑制短沟道效应，这是因为围栅MOSFET中栅对沟道中的电势有更强的控制作用，这正是围栅器件最大的优点。

三栅FinFETI-V特性理论研究沟道中任一点的电流：栅结构的变化主要是影响了上式中的栅氧化层电容，研究三栅FinFET的I-V特性需要研究其栅氧层电容的变化A、首先分析沟道横截面为正方形的情况。

器件沟道为正方形,即Hfin=Wfin

。当埋氧于化层大于30~40nm时,对栅氧化层电容的影响可以忽略其对栅电容的影响。通过求解Laplace方程得到的栅电容是Wfin和tox的函数式中N和F为两个拟合参数，N=3.05，F=1.5。B、沟道横截面不为正方形的情况，即Hfin不等于Wfin沟道横截面为矩形的三栅FinFET尺寸为Hfin×Wfin可以看成是横截面为Hfin×Hfin正方形的栅结构顶层栅被尺寸为Wfin的栅代替。顶层栅氧化层电容定义为正方形沟道的GAA(环栅)器件的氧化层电容的四分之一那么沟道是矩形横截面的三栅FinFET的氧化层电容如下式：式中第一项COX

表示沟道横截面尺寸为Hfin×Hfin的三栅FinFET栅氧化层电容。

为尺寸为Hfin的顶层栅对应的栅氧化层电容，是尺寸为Wfin的顶层栅对应的栅氧化层电容。图为栅长70nm，80nm和90nm的FINFET对应的输出特性曲线，三个栅极电压Vgs值：0.5V，1.0V和1.5V,fin宽为40nm，栅高60nm。随着栅长减小器件的饱和电流不完全成线性增大当沟道较短时，考虑到非理想效应，漏电流随着栅长减小而增大较缓慢。沟道长度90nm、fin高60nm保持不变，fin宽分别取为30nm，35nm，40nm，45nm和50nm，得到对应的器件Id-Vds输出特性曲线，把Vds=2.0V、Vgs=1.0V时对应的漏极电流值近似为器件的饱和值，并得出漏极电流随fin宽的变化曲线随着fin宽变大，沟道横截面积增大，所以漏电流增大，但不完全是线性关系。Wfin不仅影响了沟道横截面积，同时也影响了三栅FinFET的栅氧化层电容，从而导致漏极电流不能随fin宽成理想的线性变化。随着fin高的增大，漏电流增大，但不是理想的线性关系，当栅高从60nm增大到80nm时，对应的漏电流从1.048×10-4A增大到1.389×10-4A，从三栅FinFET基本理论可知fin高不仅改变了器件的沟道横截面积，也影响了栅氧化层电容。三、新型沟道结构器件

沟道是MOS器件中最重要的部分，直接影响着器件的性能。

应变沟道(StrainedChannel)MOS器件

在亚100nm领域，高质量应变Si—SiGe异质结构的生长可以把高迁移率材料和带隙工程引入成熟的Si工艺中，有望进一步提高硅基器件的性能，尤其是P沟道MOS器件的性能。

Evolutionofhigh-kande-SiGePMOStransistorsbetween90and32nmillustratingtheevolutionoftheS/Detchprofile.通过增大载流子迁移率来增加驱动电流，而且载流子可以被限制在SiGe量子阱中，使沟道控制的耗尽区电荷减少，表面电场降低，这样，与同样尺寸的体硅MOS器件相比，应变沟道器件有利于抑制DIBL效应和穿通效应，在高速和低功耗领域有很大的应用潜力。所谓应变沟道MOSFET通常是指包括高质量应变SiGe-Si异质结构的器件，应变沟道或存在于Si层或存在于SiGe层中，依设计不同而不同。根据沟道位置的不同，可以将应变沟道MOS器件分为表面沟道器件和埋沟道器件两大类。

表面沟道器件是指应变沟道在表面，或者通过在SiGe缓冲层上外延生长应变硅沟道层形成，如图6.144所示。或者在应变SiGe沟道层上不再覆盖硅层。

埋沟道器件是指沟道不在Si—SiO2界面，而在体内，可以是应变埋SiGe沟道，也可以是应变埋Si沟道。

图6．145给出了一种典型的应变埋沟道器件，应变层处于硅覆盖层和体硅层之间。与表面沟道器件相比，埋沟道器件可以获得高质量的氧化层，界面散射较低，有利于迁移率提高。应变沟道MOS器件中载流子迁移率增大的机制应变沟道器件载流子迁移率提高主要源于两个因素：载流子有效质量的降低和谷间声子散射率的降低。对于NMOS器件，由于应力，六重简并能谷分成两组：两个降低的能谷沿与界面垂直的轴向；四个抬高的能谷沿与界面平行的轴向。

低能谷和高能谷之间的能级差的经验值为0.6xeV(x为Ge含量)。大多数反型电子占据两个低能谷，在与界面平行方向输运，具有较低的导带有效质量，导致低场迁移率增大。

Si的导带极小值在K空间<100>方向，能谷中心与点（K=0）的距离约为点与点间距的5/6，有六个等价能谷。电子和空穴的有效质量和反应了晶体对电子行为的影响，也就是反应了能带结构。有效质量是能带极值附近曲率的倒数

由图可见，Si、Ge导带能谷的共同特点是：沿等能面椭球旋转对称轴方向的有效质量大于横向有效质量

谷间声子散射率因能谷分裂而降低。由于初始态和末态之间的能差增大，在非等价能谷之间的散射率降低，散射过程发生较少。因此，随着Ge含量的增大，电子速度过冲更为明显。就库仑散射的影响而言，散射中心的位置影响很大。通过蒙特卡罗计算发现，当散射中心主要来源于界面陷阱电荷时，Ge含量越大，库仑散射越小，迁移率增大，如图。由于随着Ge比例的增大，能带分裂增大，在最低子带的电子数增多，可动载流子对带电中心的屏蔽作用增强，降低了库仑散射。

当散射中心主要来源于衬底杂质时，应力对库仑散射的降低作用不大。采用逆向掺杂有利于提高迁移率。下图为0.25um器件掺杂分布

上图计算出的沟道中的载流子速度比较及输出特性比较右图给出了SiGe缓冲层中Ge含量与低场迁移率增强因子之间的关系，可见两者呈线性关系，而且随着衬底掺杂浓度的提高，杂质散射增大，迁移率降低。

Ge含量与线性区跨导的关系见右图。可见，随着Ge含量的增大，线性区跨导增大。漏端电流和跨导受应力的影响，分析表明，当缓变Si0.7Ge0.3缓冲层厚度为40nm时，应变硅沟道中空穴限域情况最强，器件性能优化，跨导可提高60％。

应变产生技术Si/SiGe应变产生——同作为IV族元素，Si和Ge材料的晶格结构均为金刚