组合逻辑设计实践第二部分

第5章组合逻辑设计实践(二)数字逻辑设计及应用文档标准和电路定时常用的中规模组合逻辑器件1制作：金燕华5.6三态器件三态缓冲器（三态驱动器）74x125：低电平使能，输出不反相74x126：高电平使能，输出不反相独立使能74x541：两个公共使能端，低电平使能，施密特触发输入，输出不反相（P272图5-57）标准SSI和MSI三态缓冲器2制作：金燕华ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSSRC0SSRC1SSRC2冲突（fighting）利用使能端进行时序控制三态器件允许信号共享单个“同线”（partyline）典型的三态器件，进入高阻态比离开高阻态快P0P1P7SDATA3制作：金燕华EN1EN2_L,EN3_Lmax(tpLZmax,tpHZmax)min(tpZLmin,tpZHmin)SSRC[2:0]01237SDATAP0P1P2P3P7截止时间4制作：金燕华A1A8G1G2Y1Y774x541DB[0:7]A1A8G1G2Y1Y774x541数据总线（DataBus

）的表示法5制作：金燕华A1B1DIR利用三态缓冲器实现数据双向传送总线收发P273图5－59DIRG_L6制作：金燕华5.7多路复用器（multiplexer）又称多路开关、数据选择器（缩写：mux）

在选择控制信号的作用下，从多个输入数据中选择其中一个作为输出。ENSELD0Dn-1YEnable使能Select选择n个1位数据源数据输出（1位）ENSELD0Dn-1Y使能选择n个b位数据源数据输出（b位）7制作：金燕华EN_LCBAYY_L1XXX0000000100100011010001010110011101D0D0’D1D1’D2D2’D3D3’D4D4’D5D5’D6D6’D7D7’8输入1位多路复用器74x151真值表ABC8制作：金燕华输入G_LS1X000100011A2A3A4A1B2B3B4B2输入4位多路复用器74x157真值表输出1Y2Y3Y4Y1A2A3A4A9制作：金燕华1G_L2G_LBA1Y2Y11XX000000010010001101000101011001111000100110101011

001C02C01C12C11C22C21C32C31C001C101C201C30

02C002C102C202C34输入2位多路复用器74x153真值表双4选1AB1G2G10制作：金燕华扩展多路复用器扩展位如何实现8输入，16位多路复用器？由8输入1位8输入16位需要16片74x151，

每片处理输入输出中的1位选择端连接到每片的C,B,A注意：选择端的扇出能力（驱动16个负载）ENYYABCD0D711制作：金燕华扩展多路复用器扩展数据输入端的数目如何实现32输入，1位多路复用器？数据输入由832，需4片如何控制选择输入端？——分为：高位＋低位高位＋译码器进行片选低位接到每片的C,B,A4片输出用或门得最终输出ENYYABCD0D712制作：金燕华D0D1D2D3D4D5D6D7A0A1A2Y用双4选1数据选择器构成8选1数据选择器13制作：金燕华用数据选择器设计组合逻辑电路当使能端有效时，最小项之和形式ENABCD0D1D2D3D4D5D6D7YY74x151实现逻辑函数F=(A,B,C)(0,1,3,7)CBAVCCF14制作：金燕华设计七段显示译码器逻辑抽象，得到真值表输入信号：BCD码（A3A2A1A0）输出：七段码（的驱动信号）a~g

1表示亮，0表示灭选择器件类型采用基本门电路实现，利用卡诺图化简采用二进制译码器实现，变换为标准和形式电路处理，得到电路图abcdefg15制作：金燕华七段显示译码器的真值表00000001001000110100010101100111100010011010101111001101111011111111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101100011110000000A3

A2

A1

A0abcdefg0123456789101112131415A1A0A3A200

01

11

10000111101011110010000101a16制作：金燕华YZWX00

01

11

10000111101111111YWX000111100110ZZZZZ’0思考：利用74x151实现逻辑函数F=(W,X,Y,Z)(0,1,3,7,9,13,14)降维：由4维3维17制作：金燕华多路分配器（demultiplexer）把输入数据送到m个目的地之一多路复用器SRCASRCBSRCZ多路分配器BUSDSTADSTBDSTZSRCSELDSTSELDST:destinationSRC:sourceSEL:select18制作：金燕华ENABCD0D1D2D3D4D5D6D7YY74x151VCCYXWFZ利用74x151实现F=(W,X,Y,Z)(0,1,3,7,9,13,14)0

2

6

41

3

7

5YWX000111100110ZZZZZ’0说明：用具有n位地址输入端的多路复用器，可以产生任何形式的输入变量数不大于n+1的组合逻辑函数。19制作：金燕华利用带使能端的二进制译码器作为多路分配器ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138DST0_LDST7_L数据输入SRCEN_L利用74x139实现2位4输出多路分配器（P285）DSTSEL0DSTSEL1DSTSEL2地址选择——利用使能端作为数据输入端数据输入SRCEN_L20制作：金燕华5.8奇偶校验电路奇校验电路（odd-paritycircuit）如果输入有奇数个1，则输出为1。偶校验电路（even-paritycircuit）如果输入有偶数个1，则输出为1。回顾：用什么可以判断1的个数？？？A0A1…An=

1变量为1的个数是奇数0变量为1的个数是偶数奇校验电路的输出反相就得到偶校验电路n个异或门级联，形成具有n+1个输入和单一输出的电路21制作：金燕华回顾异或、同或运算AB=(A⊙B)’AB’=A⊙BAB=A⊙B’对于异或门、同或门的任何2个信号（输入或输出）都可以取反，而不改变结果的逻辑功能（P290图5-73）F=ABABFABFABABFFF=A’B’F=(A’B)’F=(AB’)’22制作：金燕华I1I2I3I4INODD菊花链式连接I1I2I3I4IMINODD树状连接9位奇偶校验发生器74x280（P291图5－75）23制作：金燕华9位奇偶校验发生器74x280（P291图5－75）ABCDEFGHIEVENODD74x28024制作：金燕华奇偶校验的应用用于检测代码在传输和存储过程中是否出现差错AEVENODD74x280HIAEVENODD74x280HI发端收端DB[0:7]DB[0:7]ERROR发端保证有偶数个1收端ODD有效表示出错奇数EVEN25制作：金燕华5.9比较器（comparator）比较2个二进制数值并指示其是否相等的电路等值比较器：检验数值是否相等数值比较器：比较数值的大小（>,=,<）如何构造1位等值比较器？？——利用异或门（同或门）ABDIFFABEQDIFF:differentEQ:equal26制作：金燕华DIFFA0B0A1B1A2B2A3B3给出足够的异或门和宽度足够的或门，可以搭建任意输入位数的等值比较器。如何构造多位等值比较器？？必须每位都相等——并行比较——串行比较4位等值比较器27制作：金燕华迭代比较电路XYCMPEQIEQOX0Y0X1Y1XN-1YN-1EQ1EQ2EQNEQN-11XYCMPEQIEQOXYCMPEQIEQO——每位串行比较ABEQEQOEQI迭代的方法可能节省费用，但速度慢用于级联的输入28制作：金燕华EQ_LABLT_LGT_L一位数值比较器①A>B（A=1,B=0）则A·B’=1可作为输出信号②A<B（A=0,B=1）则A’·B=1可作为输出信号③A=B，则A⊙B=1，可作为输出信号输出低电平有效EQ_L=A·B’+A’·B=AB=(A⊙B)’LT:LessThanEQ:EqualGT:GreaterThan(A’·B)’(A·B’)’29制作：金燕华多位数值比较器A(A3A2A1A0)

和

B(B3B2B1B0)自高而低逐位比较EQ=(A3⊙B3)·(A2⊙B2)·(A1⊙B1)·(A0⊙B0)GT=(A3>B3)LT=EQ’·GT’=(EQ+GT)’或(A3=

B3)·(A2=

B2)·

(A1>B1)或(A3=

B3)·(A2=

B2)·(A1=

B1)·

(A0>B0)或(A3=

B3)·

(A2>B2)A3·

B3’A2·

B2’A1·

B1’A0·

B0’⊙⊙⊙⊙⊙⊙+++30制作：金燕华74x854位比较器74x85A0A1A2A3ALTBINAEQBINAGTBIN级联输入，用于扩展ALTBOUT=(A<B)+(A=B)·ALTBIN通常低位的输出接高位的输入A=B：低位和高位都相等A高位>B高位A高位=B高位&A低位>B低位A>BAEQBOUT=(A=B)·AEQBINAGTBOUT=(A>B)+(A=B)·AGTBIN31制作：金燕华比较器的串行扩展XD[11:0]YD[11:0][3:0][7:4][11:8]X<YX=YX>Y+5VA<BIA=BIA>BIA<BOA=BOA>BOA0~A3B0~B374x85A<BIA=BIA>BIA<BOA=BOA>BOA0~A3B0~B374x85A<BIA=BIA>BIA<BOA=BOA>BOA0~A3B0~B374x853片74x85构成12位比较器低位高位32制作：金燕华P0P1P2P3P4P5P6P78位比较器74x682内部逻辑图：P300图3-84问题1：怎样表示以下输出？高电平有效：PDIFFQ

高电平有效：PEQQ

高电平有效：PGEQ

高电平有效：PLTQ（P301图5-85）GELT问题2：能否扩展？？注意：没有级联输入端33制作：金燕华3片74x682构成24位比较器P0~P7P=QQ0~Q7P>QP0~P7P=QQ0~Q7P>QP0~P7P=QQ0~Q7P>Q[7:0][15:8][23:16]P[23:0]Q[23:0]PEQQPGTQ比较器的并行扩展P3386.1.4P340图6-734制作：金燕华5.10加法器半加器（halfadder）和全加器（fulladder）0000010110011110ABSCO半加器真值表相加的和：S=A’·B+A·B’=AB向高位的进位：CO=A·B0000000101010010111010001101101101011111CIXYSCO全加器真值表35制作：金燕华5.10加法器SCOXYCIS=XYCIX·Y半加器（halfadder）和全加器（fulladder）00100111CIXY0001111001COX·CICO=

+

+Y·CI=X·Y+(X+Y)·CI0000000101010010111010001101101101011111CIXYSCO全加器真值表36制作：金燕华串行进位加法器缺点：运算速度慢，有较大的传输延迟tADD

=tXYCout+(n-2)*tCinCout

+tCinSXYCICOSXYCICOSXYCICOSXYCICOSC1C2C3C4C0S0S1S2S3X0Y0X1Y1X2Y2X3Y3=0回顾：串行比较器——提高速度：并行加法器37制作：金燕华XYCICOSXYCICOSXYCICOSXYCICOSC1C2C3C4C0S0S1S2S3X0Y0X1Y1X2Y2X3Y3XYCMPEQIEQOX0Y0X1Y1XN-1YN-1EQ1EQ2EQNEQN-11XYCMPEQIEQOXYCMPEQIEQO串行比较器串行加法器主输入主输出边界输入边界输出级联输出38制作：金燕华迭代电路（iterativecircuit）Iterative：重复的,反复的,[数]迭代的PICICOPOPICICOPOPICICOPOC0C1C2CnPO0PO1POn-1主输出PI0PI1PIn-1主输入边界输入边界输出级联输出P29739制作：金燕华一位全加器：S=XYCiCi+1=X·Y+(X+Y)·Ci并行进位加法器先行进位法：第i

位的进位输入信号可以由该位以前的各位状态决定。Ci+1=(Xi·Yi)+(Xi+Yi)·

Ci=Gi

+Pi

·Ci进位产生信号进位传递信号0000000