数字钟总体设计方案

数字钟(DE2)总体设计方案电子工程学院集成电路0701班杨婷日期：2010年6月30日1概述该系统是一个电子表，可以用于显示时、分、秒，设定闹钟和整点报时，输入是键控，输出时LED指示灯，七个LED数码管。以时、分、秒计时，完成24进制数，有校时和闹钟功能，并可显示。2设计目标2.1功能定义本系统利用VerilogHDL语言自顶向下的设计方法设计数字钟,并通过modelsim和quartusII完成综合、仿真。此程序通过下载到DE2开发板上,可应用于实际的数字钟显示中，实现了基本的计时显示设置，调整时间的功能。具体显示使用6个七段数码显示管来分别显示小时，分钟，秒，和三种模式的显示，并且能够用两个按键来设置时间。2.2引脚描述名称方向位宽功能所接管脚系统时钟信号（50MHZ）PIN_N2clkinput1PIN_N23modeinputinput11模式转换计数和校时PIN_P23change加一的信号PIN_AF22PIN_AE22PIN_AF23alertoutputoutputoutputoutputOutput11117显示是否设置闹钟产生闹铃时显示闪烁调整时间的小时显示LD_alertLD_hourLD_minodata0调整时间的分钟时显示PIN_AE23HEX0所对应的管脚数码管显示秒的个位odata1odata2odata3OutputOutputOutput777数码管显示秒的十位数码管显示分的个位数码管显示分的十位HEX1所对应的管脚HEX2所对应的管脚HEX3所对应的管脚Odata4Odata5Odata6OutputOutputOutput777数码管显示时的个位HEX4所对应的管脚HEX5所对应的管脚HEX6所对应的管脚数码管显示时的十位数码管显示三种模式2.3接口时序接入DE2板子上的时钟50MHZ作为全局时钟，其余均采用分频方法实现。3顶层方案设计3.1模块划分分为LED显示模块和时钟模块。在数字钟主模块部分有计时，校时和闹钟模块。分频模块3.2LED显示模块编写BCD数码管的编译（decode）模块，输入为其他计数电路的输出，而其输出作为驱动实际七段数码管的输入。3.3主模块计时模块：1.秒计时：使用60进制计数器，计数从0~59，使用一个8位寄存器的低四位表示个位，并计数0~9，高四位表示十位0~5，并计数。2.分钟计时：使用60进制计数器，计数从0~59，使用一个8位寄存器的低四位表示个位，并计数0~9，高四位表示十位，并计数0~5。3.小时计时：使用24进制计数器，计数从0~23，使用一个8位寄存器的低四位表示个位，计数0~9，高四位表示十位,计数0~2。控制模块Mode计数从0到2，进行三种模式的转化，0：计时模块，1：闹钟模块，2：校时模块。校时模块：重新调用计时模块，每来一次上升沿，即每按一次按键则启动计时模块加一完成校时，当切换状态时自动校时。3.4分频模块分频方法采用分部分频法，由于DE2用的是50Mhz的系统时钟，所以先进行50分频，分成1Mhz;进行50M分频，分成1hz;再进行25M分频，得到频率为2Hz的时钟。1HZ时钟在顶层模块里边，由于LED显示模块用1HZ的时钟。4验证详见数字钟验证方案.doc。5测试详见功能仿真.doc。6设计开发流程针对数字中所要实现的功能要求，根据需要完成所需功能，并结合实际当中电子表的功能完成自己的设计。采用自顶向下的正向设计方法。本系统中数字钟设计开发遵循如下技术路线：（1）系统设计系统设计是完成本次课程设计的重要部分，根据所提供的板子完成所需性能，确定能够保证所需要功能能够顺利实现。（2）总体方案设计在确定了FPGA开发板之后，经过详细的总体方案设计。确定将系统划分为LED显示模块和数字钟主模块，在主模块里完成了计时、校时、闹钟等功能。（3）前端设计与仿真验证前端电路设计采用自顶向下的设计方法。在顶层模块划分的基础上进行进一步的模块划分，最终用Verilog语言，并用modelsim仿真验证。功能仿真通过之后使用quartusII综合工具，综合出门级电路。（4）FPGA硬件验证将程序下载至FPGA开发板上进行硬件验证，观察计时所显示结果，并且用按键进行调试，