白中英《计算机组成原理》考研2021考研真题与解析

白中英《计算机组成原理》考研2021考研真题与解析第一部分考研真题精选一、选择题1下列关于冯·诺依曼结构计算机基本思想的叙述中，错误的是（408统考]）。[2019年A．程序的功能都通过中央处理器执行指令实现B．指令和数据都用二进制表示，形式上无差别C．指令按地址访问，数据都在指令中直接给出D．程序执行前，指令和数据需预先存放在存储器中【答案】C查看答案【解析】根据冯·诺依曼体系结构的基本思想可知，所有的数据和指令序列都是以二进制形式存放在存储器中，计算机根据周期来区分指令和数据，因此数据是从存储器读取而非在指令中给出，因此C项是错误的。2下列有关处理器时钟脉冲信号的叙述中，错误的是（）。[2019年408统考]A．时钟脉冲信号由机器脉冲源发出的脉冲信号经整形和分频后形成B．时钟脉冲信号的宽度称为时钟周期，时钟周期的倒数为机器主频C．时钟周期以相邻状态单元间组合逻辑电路的最大延迟为基准确定D．处理器总是在每来一个时钟脉冲信号时就开始执行一条新的指令【答案】D查看答案【解析】计算机完成一条指令的时间称为指令周期，而一条指令通常是由几个时钟周期组成的，因此计算机不可能每来一个时钟脉冲就执行一个新指令，所以D项是错误的。3某指令功能为R[r2]←R[r1]+M[R[r0]]，其两个源操作数分别采用寄存器、寄存器间接寻址方式。对于下列给定部件，该指令在取数及执行过程中需要用到的是（）。[2019年408统考]Ⅰ．通用寄存器组（GPRs）Ⅱ．算术逻辑单元（ALU）Ⅲ．存储器（Memory）Ⅳ．指令译码器（ID）A．仅Ⅰ、ⅡB．仅Ⅰ、Ⅱ、ⅢC．仅Ⅱ、Ⅲ、ⅣD．仅Ⅰ、Ⅲ、Ⅳ【答案】B查看答案【解析】一条指令的执行过程为取指令、分析指令、执行指令。题目中的指令用到了寄存器和寄存器间接寻址，因此该指令在取数过程中一定会被使用到，同时寄存器间接寻址在取数阶段一定会使用存储器，最后进行加操作时一定会用到算数逻辑单元，指令译码器是属于分析指令阶段，在取数和执行指令阶段之前，因此该指令在取数及执行过程中需要用到的是Ⅰ、Ⅱ、Ⅲ。4假定一台计算机采用3通道存储器总线，配套的内存条型号为DDR3-1333，即内存条所接插的存储器总线的工作频率为1333MHz、总线宽度为64位，则存储器总线的总带宽大约是（A．10.66GB/sB．32GB/s）[2019年408统考]C．64GB/sD．96GB/s【答案】B查看答案【解析】首先总线的宽度为64bit，即8字节（Byte），则采用三通道的存储器总线的总带宽为8×1333×3=31.992≈32GB/s5下列关于磁盘存储器的叙述中，错误的是（A．磁盘的格式化容量比非格式化容量小B．扇区中包含数据、地址和校验等信息C．磁盘存储器的最小读写单位为一个字节）。[2019年408统考]D．磁盘存储器由磁盘控制器、磁盘驱动器和盘片组成【答案】C查看答案【解析】磁盘存储器可以读到的最小单位不是字节，而是一个比特（bit），C项是错误的。6某设备以中断方式与CPU进行数据交换，CPU主频为1GHz，设备接口中的数据缓冲寄存器为32位，设备的数据传输率为50KB/s。若每次中断开销（包括中断响应和中断处理）为1000个时钟周期，则CPU用于该设备输入/输出的时间占整个CPU时间的百分比最多是（A．1.25%）。[2019年408统考]B．2.5%C．5%D．12.5%【答案】A查看答案【解析】假设该设备一直处于与CPU进行数据交换的状态，而数据缓冲寄存器为32位，设备的传输率为50KB/s，即400000bit/s，则缓存器存满需要32/400000=8×10-5秒，而每次中断开销为1000个时钟周期，主频为1GHz，则1000个时钟周期为1×10-6秒，所以CPU用于设备输入输出时间即中断处理时间为[1×10-6/(8×10-5)]×100%=1.25%7冯·诺依曼结构计算机中数据采用二进制编码表示，其主要原因是（年408统考]）。[2018Ⅰ．二进制的运算规则简单Ⅱ．制造两个稳态的物理器件较容易Ⅲ．便于用逻辑门电路实现算术运算A．仅Ⅰ、ⅡB．仅Ⅰ、ⅢC．仅Ⅱ、ⅢD．Ⅰ、Ⅱ和Ⅲ【答案】D查看答案【解析】冯·诺依曼结构计算机中数据采用二进制编码表示的原因有：①技术实现简单，即制造两个稳态的物理器件较容易；②适合逻辑运算，便于用逻辑门电路实现算术运算；③简化运算规则，提高运算速度。因此Ⅰ、Ⅱ和Ⅲ都是其采用二进制的原因。8假定带符号整数采用补码表示，若int型变量x和y的机器数分别是FFFFFFDFH和00000041H，则x、y的值以及x-y的机器数分别是（）。[2018年408统考]A．x=-65，y=41，x-y的机器数溢出B．x=-33，y=65，x-y的机器数为FFFFFF9DHC．x=-33，y=65，x-y的机器数为FFFFFF9EHD．x=-65，y=41，x-y的机器数为FFFFFF96H【答案】C查看答案【解析】x机器数为FFFFFFDFH，转换为二进制数为11111111111111111111111111011111，通过按位取反末位加1可得原码为10000000000000000000000000100001，即-33；y机器数为00000041，由于y为正数，因此其补码为其原码，故y原码为00000041，即65。-65的二进制原码为10000000000000000000000001000001，转换为补码十六进制为FFFFFFBF，则x-y为FFFFFFDF+FFFFFFBF=FFFFFF9E。此处也可以直接将-98转换为机器码即可得到此结果。9IEEE754单精度浮点格式表示的数中，最小的规格化正数是（）。[2018年408统考]A．1.0×2-126B．1.0×2-127C．1.0×2-128D．1.0×2-149【答案】A查看答案【解析】根据IEEE754单精度浮点格式可知，尾数用23位表示，当符号为正，尾数全为0时，可表示最小正式；而阶码的取值范围为0~255，其中0和255做特殊用途，因此阶码最小可取1，阶码由于是用移码表示，因此1转换为原码为-126，因此IEEE754单精度浮点格式表示的数中，最小的规格化正数是1.0×2-126。10整数x的机器数为11011000，分别对x进行逻辑右移1位和算术右移1位操作，得到的机器数是（）。[2018年408统考]A．11101100、11101100B．01101100、11101100C．11101100、01101100D．01101100、01101100【答案】B查看答案【解析】逻辑右移不考虑符号位，每右移一位，左边进行补零；而算术右移则需要考虑符号位，每右移一位，若符号位为1，则补1，否则补零。因此11011000的逻辑右移为01101100，而其算术右移为11101100，即B选项是正确的。11假定DRAM芯片中存储阵列的行数r、列数为c，对于一个2K×1位的DRAM芯片，为保证其地址引脚数最少，并尽量减少刷新开，销则r、c的取值分别是（）。[2018年408统考]A．2048、1B．64、32C．32、64D．1、2048【答案】C查看答案【解析】根据DRAM的结构和原理可知，在分时复用的情况下，芯片引脚个数取决于行地址线和列地址线中的较大值，对于一个2K×1位的DRAM芯片，总共需要11条地址线，只有当一个取5，一个取6时可使管脚数最小，而DRAM的刷新开销取决于行数，因此行地址线应该为5、列地址线为6，即行数为25=32，列数为26=64。12若某计算机最复杂指令的执行需要完成5个子功能，分别由功能部件A~E实现，各功能部件所需要时间分别为80ps、50ps、50ps、70ps和50ps，采用流水线方式执行指令，流水段寄存器延时为20ps，则CPU时钟周期至少为（）。[2018年408统考]A．60psB．70psC．80psD．100ps【答案】D查看答案【解析】计算机在一个时钟周期内完成A~E中的一个功能，现在流水段寄存器延时为20ps，则实际上功能部件A~E所需时间依次加20ps，即100ps、70ps、70ps、90ps、70ps。为满足要求CPU的时钟周期至少要大于这5个时间中的最大值，故CPU时钟周期至少为100ps。13下列选项中，可提高同步总线数据传输率的是（）。[2018年408统考]Ⅰ．增加总线宽度Ⅱ．提高总线工作频率Ⅲ．支持突发传输Ⅳ．采用地址/数据线复用A．仅Ⅰ、ⅡB．仅Ⅰ、Ⅱ、ⅢC．仅Ⅲ、ⅣD．Ⅰ、Ⅱ、Ⅲ和Ⅳ【答案】B查看答案【解析】地址/数据线复用并不会提高总线数据传输率，因为这样只会减少总线数量，本质上并没有提高数据线的带宽。14某计算机主存按字节编址，由4个64M×8位的DRAM芯片采用交叉编址方式构成，并与宽度为32位的存储器总线相连，主存每次最多读写32位数据。若double型变量x的主存地址为804001AH，则读取x需要的存储周期数是（）。[2017年408统考]A．1B．2C．3D．4【答案】C查看答案【解析】由4个DRAM芯片采用交叉编址方式构成主存可知主存地址最低二位表示该字节存储的芯片编号。double型变量占64位，8个字节。它的主存地址804001AH最低二位是10，说明它从编号为2的芯片开始存储（编号从0开始）。而一个存储周期可以对所有芯片各读取一个字节，因此需要3个存储周期。15下列寻址方式中，最适合按下标顺序访问一位数组元素的是（）。[2017年408统考]A．相对寻址B．寄存器寻址C．直接寻址D．变址寻址【答案】D查看答案【解析】由于数组的存放形式是内存中的一块连续存储空间，在访问数组元素时，计算机会将下标作为空间首地址的偏移量来进行寻址，因此与之对应的寻址方式是变址寻址。16某计算机按字节编址，指令字长固定且有只两种指令格式，其中三地址指令29条，二地址指令107条，每个地址字段为6位，则指令字长至少应该是（）。[2017年408统考]A．24位B．26位C．28位D．32位【答案】A查看答案【解析】三地址有29条，因此至少需要5位操作数，同时还有18位地址字段，所以对于三地址而言最少指令长为23位；对于二地址指令，可将三地址中的前5位作为二地址的操作数使用，同时将一个6位地址数也作为地址数使用，此时二地址操作类型总数为3×64=192，符合要求，因此最少指令长为23位，而该计算机以字节编址，故应将指令长设为24。17下列关于主存储器（MM）和控制存储器（CS）的叙述中，错误的是（）。[2017年408统考]A．MM在CPU外，CS在CPU内B．MM按地址访问，CS按内容访问C．MM存储指令和数据，CS存储微指令D．MM用RAM和ROM实现，CS用ROM实现【答案】B查看答案【解析】主存储器就是我们通常说的主存，在CPU外，存储指令和数据，由RAM和ROM实现。控制存储器用来存放实现指令系统的所有微指令，是一种只读型存储器，机器运行时只读不写，在CPU的控制器内。CS按照微指令的地址访问，所以B错误。18下列关于指令流水线数据通路的叙述中，错误的是（）。[2017年408统考]A．包含生成控制信的号控制部件B．包含算术逻辑运算部件（ALU）C．包含通用寄存器组合取指部件D．由组合逻辑电路和时序逻辑电路组合而成【答案】A查看答案【解析】五阶段流水线可分为取指IF、译码/取数ID、执行EXC、存储器读MEM、写回WriteBack。数字系统中，各个子系统通过数据总线连接形成的数据传送路径称为数据通路，包括程序计数器、算术逻辑运算部件、通用寄存器组、取指部件等等，不包括控制部件，选A。19已知某计算机为定点整数计算机，其中央处理机的通用寄存器为16位，若(R0)=FFF9H，则有如下结论（）。[北京邮电大学2017研]A．中央处理机的位数为16位；寄存器R0的真值为65529B．中央处理机的位数为16位；寄存器R0的真值为无法确定C．中央处理机的位数为16位；寄存器R0的真值为-7D．中央处理机的位数无法确定；寄存器R0的真值为-7【答案】B查看答案【解析】中央处理机中的通用寄存器位数为处理机的位数，因此是16位；由于不能确定该处理机的运算规则，即是否采用补码进行存储和计算，所以不能判断寄存器R0中的真值。20已知IEEE754单精度浮点数十六进制值为42E48000，那它的十进制为（）。[北京邮电大学2017研]A．114.25B．57.125C．50.25D．28.5625【答案】A查看答案【解析】将此十六进制表示浮点数表示为二进制为01000010111001001000000000000000，其中阶码为133，换成原码为6，所以此数为1.11001001×26=1110010.01(B)，换成十进制为114.25。21一个四体低位交叉存储器，存取周期为400ns，若每个单体的存储容量为1M×32位，在下述说法中正确的是（）。[北京邮电大学2017研]A．在100ns内，存储器可向CPU提供128位信息B．在400ns内，存储器可向CPU提供128位信息C．该存储器的容量为4MBD．该存储器的容量为16Mb【答案】B查看答案【解析】由四体低位交叉存储器可知，在一个存储周期内可以将每个单体存储器读取依次，故一个周期400ns可以向CPU提供4×32位信息；而该存储器的容量为4×1M×32(bit)=128Mb=16MB。22下列说法中，正确的是（）。[北京邮电大学2017研]A．变址寻址时，有效地址存放在主存中B．程序执行时，指令的寻址和数据的寻址是交替进行的C．高级语言的源程序比汇编语言的源程序小D．堆栈寻址按照先进先出的顺序实现数据的存取【答案】B查看答案【解析】A项，变址寻址时，有效地址存放在变址寄存器而非主存中；C项，汇编语言是低级语言，最接近机器语言，因此其源程序要比高级语言小；D项，堆栈寻址是按照先进后出的顺序实现数据的存取。23下列几项中，不符合RISC指令系统特征的是（）。[北京邮电大学2017研]A．控制器多采用微程序控制方式，以期更快的设计速度B．指令格式简单，指令书目少C．寻址方式少且简单D．所有指令的平均执行时间约为一个时钟周期【答案】A查看答案【解析】RISC是一种精简指令集的指令系统，一般是硬布线控制逻辑，而复杂指令系统（CISC）才采用微程序控制器。24下列关于机器指令与微指令关系的陈述中，正确的是（2017研]）。[北京邮电大学A．每条机器指令通过一条微指令解释执行B．每条机器指令由一段微程序解释执行C．每条微指令由若干条机器指令解释执行D．每条机器指令由若干条微程序解释执行【答案】B查看答案【解析】根据机器指令和微指令的关系可知，机器指令是由一段微程序解释执行。25某总线在一个总线周期中并行传送8个字节的数据，总线时钟频率是66MHz，每个总线周期等于一个总线时钟周期，则总线的带宽为（）。[北京邮电大学2017研]A．528MB/sB．132MB/sC．264MS/sD．66MB/s【答案】A查看答案【解析】总线的时钟频率是66MHz，所以每秒传送的字节数为66M×8B=528MB，即总线的带宽为528MB/s。26冯·诺依曼计算机的特点是（）。[北京邮电大学2016研]Ⅰ．采用二进制Ⅱ．存储程序Ⅲ．控制流驱动方式Ⅳ．数据流驱动方式A．仅Ⅰ、ⅡB．仅Ⅰ、Ⅱ、ⅢC．仅Ⅰ、Ⅱ、ⅣD．Ⅰ、Ⅱ、Ⅲ、Ⅳ【答案】A查看答案【解析】冯·诺依曼计算机采用指令流驱动，并不采用数据流和控制流驱动，所以只有Ⅰ、Ⅱ正确。27某8位计算机的存储器按字节编址，如果某字节类型变量对应的存储器单元的值为10000010，那么我们可得出如下结论（A．无法得出结论）。[北京邮电大学2016研]B．这是一个补码C．值为130D．这是一个负数【答案】A查看答案【解析】对于存储其中的数据，既可以是指令，也可以是数据，所以，此时，对于一个单纯的二进制比特串而言，无法确定它的具体含义。28下列关于IEEE754浮点数格式的叙述中，正确的是（研]）。[北京邮电大学2016A．尾数和阶码均用原码表示B．尾数用补码表示、阶码用原码表示C．只能表示规格化数D．可以表示规格化数和非规格化数【答案】D查看答案【解析】IEEE754的浮点格式既可以表示规格化数，也可以表示非规格化数，同时，指数部分采用移码表示，尾数部分采用原码表示。29一个八体低位交叉存储器，每个存储体的容量为256M×4位，若每个体的存储周期为80ns，那么该存储器能提供的最大带宽是（）。[北京邮电大学2016研]A．426.67MB/sB．800MB/sC．213.33MB/sD．400MB/s【答案】B查看答案【解析】八体交叉存储器可以在一个周期内，同时读出64*8位数据，所以，带宽就是800MB/s。30一个八路组相联Cache共有64块，主存共有8192块，每块64个字节，那么主存地址的标记x，组号y和块内地址z分别是（）。[北京邮电大学2016研]A．x=4，y=3，z=6B．x=1，y=6，z=6C．x=10，y=3，z=6D．x=7，y=6，z=6【答案】C查看答案【解析】由于每块64个字节，所以，块内地址为6位，总共有8个组，所以组号为3位，而主存总共有8192块，所以，主存的块号为13位，而其中的3位对应组号，所以主存地址标记为10位。