时序逻辑电路

关于时序逻辑电路第1页，共86页，2023年，2月20日，星期四目录6.1概述6.2时序逻辑电路的分析方法6.3时序逻辑电路的设计方法6.4若干常用的时序逻辑电路第2页，共86页，2023年，2月20日，星期四数字电路组合逻辑电路（组合电路）时序逻辑电路（时序电路）一、组合逻辑电路的特点逻辑功能：任意时刻的输出仅取决于该时刻的输入，与电路原来的状态无关。电路结构：电路中不含记忆（存储）元件。6.1概述二、时序逻辑电路的特点任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。逻辑功能：①电路中含存储电路和组合电路；②存储器状态和输入变量共同决定输出。电路结构：返回第3页，共86页，2023年，2月20日，星期四返回例：串行加法器电路。

两个多位数相加时，采取从低位到高位逐位相加的方式完成运算。完整的串行加法器电路，应具备：将两个加数和来自低位的进位相加的功能；记忆功能，将相加后的进位结果保存下来，用作高一位加法时使用。全加器

由触发器构成的存储电路。第4页，共86页，2023年，2月20日，星期四三、时序电路的一般结构形式与逻辑功能表示方法返回一般结构形式第5页，共86页，2023年，2月20日，星期四逻辑表达式有：返回

时序电路的逻辑功能可用逻辑表达式、状态转换表、卡诺图、状态转换图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。第6页，共86页，2023年，2月20日，星期四四、时序电路的分类(1)根据时钟分类同步时序电路中：各个触发器的时钟脉冲相同。即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中：各个触发器的时钟脉冲不同。即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。返回第7页，共86页，2023年，2月20日，星期四穆尔型时序电路：输出仅决定于电路的现态，与电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。（2）根据输出分类米利型时序电路：输出不仅与现态有关，而且还决定于电路当前的输入。返回第8页，共86页，2023年，2月20日，星期四6.2时序电路的分析方法返回

分析一个时序电路，就是要找出给定时序电路的逻辑功能。具体地说，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。同步时序电路的分析方法(掌握)异步时序电路的分析方法(了解)第9页，共86页，2023年，2月20日，星期四逻辑图写出时钟方程、驱动方程和输出方程写出状态方程画出状态图、状态表或时序图判断电路逻辑功能1235同步时序电路的分析步骤：

计算4返回第10页，共86页，2023年，2月20日，星期四例1：时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程可省去不写。驱动方程：1写方程式返回第11页，共86页，2023年，2月20日，星期四2求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：返回——逻辑电路现态与次态的关系第12页，共86页，2023年，2月20日，星期四3计算、列状态表状态表——将任何一组输入变量及电路初态的取值代入状态方程和输出方程，即可算出电路的次态和现态下的输出值，以得到的次态作为新的初态，和这时的输入变量取值一起再带入状态方程和输出方程进行计算，又得到一组新的次态和输出值。如此继续下去，将全部的计算结果列成真值表的形式，就得到了状态转换表。返回第13页，共86页，2023年，2月20日，星期四3计算、列状态表00000101001110010111011100101110111100001010011000001100返回第14页，共86页，2023年，2月20日，星期四4画状态图、时序图状态图

状态图中：“000”等表示电路的各个状态，箭头表示状态转换的方向，箭头上方注明状态转换前的输入变量取值和输出值，输入变量取值写在斜线左边，输出值写在斜线右边。返回第15页，共86页，2023年，2月20日，星期四5电路功能时序图

每经过6个时钟信号以后电路的状态循环变化一次，所以这个电路具有对时钟信号计数的功能。是一个六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。返回第16页，共86页，2023年，2月20日，星期四例2：输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写方程式返回第17页，共86页，2023年，2月20日，星期四2求状态方程T触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：返回第18页，共86页，2023年，2月20日，星期四3计算、列状态表返回第19页，共86页，2023年，2月20日，星期四45电路功能由状态图可以看出，当输入X＝0时，在时钟脉冲CLK的作用下，电路的4个状态按递增规律循环变化，即：00→01→10→11→00→…当X＝1时，在时钟脉冲CLK的作用下，电路的4个状态按递减规律循环变化，即：00→11→10→01→00→…所以：该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图、时序图返回第20页，共86页，2023年，2月20日，星期四设计要求原始状态图最简状态图画电路图检查电路能否自启动1246时序电路的设计步骤：选触发器，求时钟、输出、状态、驱动方程5状态分配3化简6.3时序电路的设计方法返回第21页，共86页，2023年，2月20日，星期四例3：1建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出。状态化简2状态分配3已经最简。已是二进制状态。返回第22页，共86页，2023年，2月20日，星期四4选触发器，求时钟、输出、状态、驱动方程由于要求采用同步方案，故时钟方程为：求输出方程：需用3位二进制代码，选用3个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。选触发器：求时钟方程：返回第23页，共86页，2023年，2月20日，星期四求状态方程不化简，以便使之与JK触发器的特性方程的形式一致。返回第24页，共86页，2023年，2月20日，星期四比较，得驱动方程：电路图5返回第25页，共86页，2023年，2月20日，星期四检查电路能否自启动6将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。返回检查无效状态的次态是否为有效状态循环中的某一种。方法：第26页，共86页，2023年，2月20日，星期四例4：设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。如：输入X 101100111011110

输出Y 0000000010001101建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1

电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0返回第27页，共86页，2023年，2月20日，星期四

原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简2状态分配3

所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=10返回第28页，共86页，2023年，2月20日，星期四4选触发器，求时钟、输出、状态、驱动方程

需用2位二进制代码，选用2个CLK下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程状态方程返回第29页，共86页，2023年，2月20日，星期四比较，得驱动方程：电路图5检查电路能否自启动6将无效状态11代入输出方程和状态方程计算：电路能够自启动。返回第30页，共86页，2023年，2月20日，星期四本节小结

时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等6种方法来描述，它们在本质上是相通的，可以互相转换。时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。返回第31页，共86页，2023年，2月20日，星期四6.4若干常用的时序逻辑电路返回寄存器和移位寄存器计数器顺序脉冲发生器(了解)序列信号发生器(了解)第32页，共86页，2023年，2月20日，星期四6.4.1寄存器和移位寄存器返回

在数字电路中，用来存放二进制数据或代码的电路称为寄存器。

寄存器是由具有存储功能的触发器组合起来构成的。一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。第33页，共86页，2023年，2月20日，星期四

按照功能的不同，可将寄存器分为基本寄存器和移位寄存器两大类。基本寄存器只能并行送入数据，需要时也只能并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。返回第34页，共86页，2023年，2月20日，星期四一、基本寄存器1、单拍工作方式基本寄存器

无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CLK上升沿到来，加在并行数据输入端的数据D0～D3，就立即被送入寄存器中，即有：返回第35页，共86页，2023年，2月20日，星期四2、双拍工作方式基本寄存器（1）清零。CR=0，异步清零。即有：（2）送数。CR=1时，CLK上升沿送数。即有：（3）保持。在CR=1、CLK上升沿以外时间，寄存器内容将保持不变。返回第36页，共86页，2023年，2月20日，星期四二、移位寄存器1、单向移位寄存器并行输出4位右移移位寄存器时钟方程：驱动方程：状态方程：返回第37页，共86页，2023年，2月20日，星期四

因为从CLK上升沿到达开始到输出端新状态的建立需要经过一段传输延迟时间，所以当CLK的上升沿同时作用于所有触发器时，他们输入端(D端)的状态还没来得及改变。于是FF1按Q0原来的状态翻转，FF2按Q1原来的状态翻转，FF3按Q2原来的状态翻转。同时，加到寄存器输入端D0的代码Di存入FF0。

总的效果相当于移位寄存器里原有的代码依次右移了1位。返回第38页，共86页，2023年，2月20日，星期四返回第39页，共86页，2023年，2月20日，星期四并行输出4位左移移位寄存器时钟方程：驱动方程：状态方程：返回第40页，共86页，2023年，2月20日，星期四返回第41页，共86页，2023年，2月20日，星期四单向移位寄存器具有以下主要特点：(1)单向移位寄存器中的数码，在CLK脉冲操作下，可以依次右移或左移。(2)n位单向移位寄存器可以寄存n位二进制代码。n个CLK脉冲即可完成串行输入工作，此后可从Q0～Qn-1端获得并行的n位二进制数码，再用n个CLK脉冲又可实现串行输出操作。(3)若串行输入端状态为0，则n个CLK脉冲后，寄存器便被清零。返回第42页，共86页，2023年，2月20日，星期四M=0时右移M=1时左移2、双向移位寄存器返回第43页，共86页，2023年，2月20日，星期四3、集成双向移位寄存器74LS194返回DSR——数据右移串行输入端DSL——数据左移串行输入端D0~D3——数据并行输入端Q0~Q3——数据并行输出端M0,M1——工作状态控制端CLK——时钟信号输入端CR——异步清零端第44页，共86页，2023年，2月20日，星期四返回双向移位寄存器74LS194的功能表第45页，共86页，2023年，2月20日，星期四本节小结寄存器是用来存放二进制数据或代码的电路，是一种基本时序电路。任何现代数字系统都必须把需要处理的数据和代码先寄存起来，以便随时取用。寄存器分为基本寄存器和移位寄存器两大类。基本寄存器的数据只能并行输入、并行输出。移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移，数据可以并行输入、并行输出，串行输入、串行输出，并行输入、串行输出，串行输入、并行输出。返回第46页，共86页，2023年，2月20日，星期四6.4.2计数器

二进制计数器十进制计数器

N进制计数器(了解)返回第47页，共86页，2023年，2月20日，星期四

在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器······返回第48页，共86页，2023年，2月20日，星期四一、二进制计数器1、二进制同步计数器3位二进制同步加法计数器

选用3个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：返回第49页，共86页，2023年，2月20日，星期四时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CLK触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CLK触发沿到来时翻转。返回第50页，共86页，2023年，2月20日，星期四电路图

由于没有无效状态，电路能自启动。推广到n位二进制同步加法计数器驱动方程输出方程返回第51页，共86页，2023年，2月20日，星期四3位二进制同步减法计数器

选用3个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：返回第52页，共86页，2023年，2月20日，星期四时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CLK触发沿到来时翻转。FF2在Q0=Q1=0时，在下一个CLK触发沿到来时翻转。返回第53页，共86页，2023年，2月20日，星期四电路图

由于没有无效状态，电路能自启动。推广到n位二进制同步减法计数器驱动方程输出方程返回第54页，共86页，2023年，2月20日，星期四3位二进制同步可逆计数器输出方程返回设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。第55页，共86页，2023年，2月20日，星期四电路图返回第56页，共86页，2023年，2月20日，星期四4位集成二进制同步加法计数器74LS161①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CTT=CTP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CTT·CTP=0时，计数器状态保持不变。返回第57页，共86页，2023年，2月20日，星期四双4位集成二进制同步加法计数器CC4520①CR=1时，异步清零。②CR=0、EN=1时，在CLK脉冲上升沿作用下进行加法计数。③CR=0、CLK=0时，在EN脉冲下降沿作用下进行加法计数。④CR=0、EN=0或CR=0、CLK=1时，计数器状态保持不变。返回第58页，共86页，2023年，2月20日，星期四4位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT＝0，CO/BO＝1时，RC＝CLK，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。返回第59页，共86页，2023年，2月20日，星期四4位集成二进制同步可逆计数器74LS193CR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CLKU是加法计数脉冲输入端；CLKD是减法计数脉冲输入端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CLKU、CLKD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。返回第60页，共86页，2023年，2月20日，星期四2、二进制异步计数器(各触发器不是同步翻转)3位二进制异步加法计数器状态图

选用3个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：返回第61页，共86页，2023年，2月20日，星期四时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。返回第62页，共86页，2023年，2月20日，星期四3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器的驱动方程如下：驱动方程：电路图:返回第63页，共86页，2023年，2月20日，星期四3位二进制异步减法计数器状态图

选用3个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：返回第64页，共86页，2023年，2月20日，星期四时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。返回第65页，共86页，2023年，2月20日，星期四3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器的驱动方程如下：驱动方程：电路图返回第66页，共86页，2023年，2月20日，星期四二进制异步计数器级间连接规律返回第67页，共86页，2023年，2月20日，星期四4位集成二进制异步加法计数器74LS197①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CLK加在CLK0端、把Q0与CLK1连接起来，则构成4位二进制即16进制异步加法计数器。若将CLK加在CLK1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CLK加在CLK0端，CLK1接0或1，则形成1位二进制即二进制计数器。返回第68页，共86页，2023年，2月20日，星期四

选用4个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。1、十进制同步计数器状态图输出方程：时钟方程：二、十进制计数器返回十进制同步加法计数器第69页，共86页，2023年，2月20日，星期四状态方程第70页，共86页，2023年，2月20日，星期四电路图比较，得驱动方程：

将无效状态1010～1111分别代入状态方程进行计算，可以验证在CLK脉冲作用下都能回到有效状态，电路能够自启动。返回第71页，共86页，2023年，2月20日，星期四十进制同步减法计数器

选用4个CLK下降沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：时钟方程：返回第72页，共86页，2023年，2月20日，星期四状态方程次态卡诺图第73页，共86页，2023年，2月20日，星期四比较，得驱动方程：

将无效状态1010～1111分别代入状态方程进行计算，可以验证在CLK脉冲作用下都能回到有效状态，电路能够自启动。电路图返回第74页，共86页，2023年，2月20日，星期四十进制同步可逆计数器集成十进制同步计数器

集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。

把前面介绍的十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。返回第75页，共86页，2023年，2月20日，星期四

选用4个CLK上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。2、十进制异步计数器状态图输出方程：十进制异步加法计数器第76页