下篇课题3组合逻辑电路

下篇-课题三组合逻辑电路电子工业出版社

《电子技术基础》3.1组合逻辑电路的分析与设计3.2加法器3.3编码器3.4译码器3.5数据选择器与数据分配3.6数值比较器3.7组合逻辑电路的竞争与冒险返回课程总目录3.1组合逻辑电路的分析与设计3.1.1组合逻辑电路的分析方法

组合逻辑电路的分析主要是根据给定的组合逻辑电路图，找出输出信号与输入信号间的关系，从而确定它的逻辑功能。而组合逻辑电路的设计，则是根据给出的实际问题求出能实现这一逻辑要求的最简逻辑电路。

组合逻辑电路的分析步骤如下。（1）根据给定的逻辑电路定出输出逻辑函数式。一般从输入端向输出端逐级写出各个门输出对其输入的逻辑表达式，从而写出整个逻辑电路的输出对输入变量的逻辑函数式。必要时，可进行化简，求出最简输出逻辑函数式。

（2）列出逻辑函数的真值表。将输入变量的状态以自然二进制数顺序的各种取值组合代入输出逻辑函数式，求出相应的输出状态，并填入表中，即得真值表。

（3）分析逻辑功能通常通过分析真值表的特点来说明电路的逻辑功能。以上分析步骤可用图3.1的框图描述。图3.1组合逻辑电路的分析步骤【例3.1】

组合逻辑电路如图所示，分析该电路的逻辑功能。

输入输出ABCY00000101001110010111011101101001解：（1）写出输出逻辑函数表达式为

（2）列出逻辑函数的真值表，如表所示。

（3）逻辑功能分析。由表可看出：在输入A、B、C3个变量中，在奇数个1时，输出Y为1，否则Y为0。如图所示电路为3位判奇电路，又称为奇校验电路。

组合逻辑电路的分析步骤如下。（1）分析设计要求，列出真值表。（2）根据真值表写出输出逻辑函数表达式。将真值表中输出为1所对应的各个最小项进行逻辑加后，便得到逻辑函数表达式。（3）对输出逻辑函数进行化简。（4）根据最简输出逻辑函数式画逻辑图。可根据最简与或输出逻辑函数表达式画逻辑图，也可根据要求将输出逻辑函数变换为与非表达式、或非表达式、与或非表达式或其他表达式来画逻辑图。3.1.2组合逻辑电路的设计方法【例3.12】设计一个A、B、C3人表决电路。当表决某个提案时，多数人同意，提案通过，同时A具有否决权。用与非门实现。解：（1）分析设计要求，列出真值表。（2）将输出逻辑函数化简后，变换为与非表达式。用如图所示的卡诺图进行化简，由此可得

输入输出ABCY00000101001110010111011100000111

（3）根据输出逻辑函数画逻辑图。根据式可画出如图所示的逻辑电路。3.2加法器3.2.1半加器

加法器是实现二进制加法运算的逻辑器件，它是计算机系统中最基本的运算器。加法器又分为半加器和全加器。

A、B为两个1位二进制数的输入端，SO、CO是两个输出端。

SO是两个数相加后的本位和数输出端，CO是向高位的进位输出端，电路能完成两个1位二进制数的加法运算。这种不考虑来自低位，而只考虑本位的两个数相加的加法运算，称为半加，能实现半加运算的电路称为半加器。输入输出ABSOCO0001101100011011

两个一位二进制数A和B相加时，若还要考虑从低位来的进位的加法，则称为全加，完成全加功能的电路称为全加器。A、B是两个1位二进制加数的输入端，CI是低位来的进位输入端，SO是本位和数输出端，CO是向高位的进位输出端。3.2.2全加器

如图所示为集成全加器74LS183引脚排列图，它内部集成了两个1位全加器，其中A、B、CI为输入端，SO、CO为输出端。输入输出ABCISOCO0000010100111001011101110010100110010111

1个全加器只能实现1位二进制数的加法运算，如果把N个全加器组合起来，就能实现N位二进制数的加法运算。实现多位二进制数相加运算的电路称为多位加法器。在构成多位加法器电路时，按进位方式不同，分为串行进位加法器和超前进位加法器两种。

1.串行进位加法器串行进位加法器的逻辑电路比较简单，但它的运算速度不高。因为最高位的运算一定要等到所有低位的运算完成，并将进位送到后才能进行。为了提高运算速度，可以采用超前进位加法器。

2.超前进位加法器超前进位加法器在作加法运算的同时，利用快速进位电路把各位的进位也算出来，从而加快了运算速度。中规模集成电路74LS283和CD4008就是具有这种功能的进位加法器，这种组件结构复杂。3.2.3多位加法器

3.加法器的级联3.3编码器

在数字系统中，将具有特定意义的信息编成相应二进制代码的过程称为编码。实现编码功能的逻辑电路，称为编码器。编码器又分为普通编码器和优先编码器两类。在普通编码器中，任何时刻只允许一个信号输入，如果同时有两个以上的信号输入，输出将发生混乱。在优先编码器中，对每一位输入都设置了优先权，因此，当同时有两个以上的信号输入时，优先编码器只对优先级别较高的输入进行编码，从而保证了编码器有序地工作。目前常用的中规模集成电路编码器都是优先编码器。3.3.1二进制编码器

74LS148是8线—3线优先编码器，常用于优先中断系统和键盘编码。它有8个输入信号，3位输出信号。由于是优先编码器，故允许同时输入多个信号，但只对其中优先级别最高的信号进行编码。

输入输出1000000000××××××××111111110×××××××10××××××110×××××1110××××11110×××111110××1111110×111111101111110000010100111001011101111110010101010101010174LS148功能真值表

当=1时，电路处于禁止工作状态，此时无论8个输入端为何种状态，3个输出端都为高电平。和也为高电平，编码器不工作。当=0时，电路处于正常工作状态，允许～中同时有几个输入端为低电平，即同时有几路编码输入信号有效，但它只给优先级较高的输入信号编码。在8个输入信号～中，的优先权最高，然后依次递减，的优先权最低。

=01时，表示电路在对编码。

3.3.2二-十进制编码器

将十进制数的0～9编成二进制代码的电路就是二—十进制编码器。

输入输出1111111110××××××××10×××××××110××××××1110×××××11110××××11110×××1111110×

×11111110×111111110111101100111100010011010101111001101111074LS147功能真值表3.4译码器

二进制译码器输入的是二进制代码，输出的是一系列与输入代码对应的信息。

74LS138是集成3线-8线译码器，

3.4.1二进制译码器

译码是编码的逆过程,就是将编码时二进制代码中所含的原意翻译出来，实现译码功能的电路称为译码器。常用的译码器有二进制译码器、二-十进制译码器和显示译码器。

输入输出SA

备注0××××××××××××1××××111111111111111111111111不工作1111111100000000010001000011001000010100110001110111111110111111110111111110111111110111111110111111110111111110工作74LS138功能真值表3.4.2二-十进制译码器

将4位二—十进制代码翻译成1位十进制数字的电路就是二—十进制译码器。这种译码器有4个输入端，10个输出端，又称4线-10线译码器。常用的集成的型号有74LS145和74LS42。

图3.1674LS42译码器(a)引脚排列图(b)逻辑符号图十进制数输入输出012345678900000001001000110100010101100111100010010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110无效码10101011110011011110111111111111111111111111111111111111111111111111111111111111111174LS42功能真值表3.4.3数码显示译码器1.数码显示器件

在数字系统中最常用的显示器有半导体发光二极管（LED）显示器、液晶显示器（LCD）和等离子体显示板。（1）LED显示器

LED显示器分为两种。一种是发光二极管（又称LED）；另一种是发光数码管（又称LED数码管）。将发光二极管组成七段数字图形封装在一起，就做成发光数码管，又称七段LED显示器。这些发光二极管一般采用两种连接方式，即共阴极接法和共阳极接法。控制各段的亮或灭，就可以显示不同的数字。（2）液晶显示器（LCD）（3）等离子体显示板图3.17LED显示器的结构（a）共阴极接法（b）共阳极接法2．数字显示译码器

图3.1874LS48显示译码器(a)引脚排列图(b)逻辑符号图

输入输出显示数字

DCBAabcdefg1100001×00011×00101×00111×01001×01011×01101×01111×10001×100111111100110000110110111110010110011101101100111111110000111111111100110123456789数字显示译码器的分类和与七段数码管的配合：数字显示译码器按输出电平高低可分为高电平有效和低电平有效两种。输出低电平有效的数字显示译码器（例如74LS47）配接共阳极接法的数码管，输出高电平有效的数字显示译码器（例如74LS48）配接共阴极接法的数码管。74LS48的真值表

3.5数据选择器与数据分配器3.5.1数据选择器

数据选择器有2n根输入线，n根选择控制和一根输出线。根据n个选择变量的不同代码组合，在2n个不同输入中选一个送到输出。常用的数据选择器有4选1、8选1、16选1等多种类型。图3.20所示是集成8选1数据选择器74LS151的引脚排列图和逻辑符号图。

图3.20输入输出A1A2A3Y1×××0000000100100011010001010110011101D0

D1

D2

D3

D4

D5

D6

D7

1．数据传输

从多路输入信号中选择一个输出，是数据选择器的基本用途。此外，它还可以将多路数据的并行输入转换成串行输出。例如把D0～D7数据并行输入在数据选择器的8个输入端上，顺序变换地址控制信号，在输出端可以得到一个八位的串行输出数据。74LS151的真值表解：使用一片8选1数据选择器，使D0=D3=D5=D6=1，D1=D2=D4=D7=0，在地址控制端上将A2～A0由000顺序变换到111，则在输出端就能得到序列：01101001，如图3.21所示。【例3.3】试用数据选择器产生序列01101001。图3.2174LS1512．实现任意逻辑函数

一个逻辑函数，可以用门电路来实现，当电路设计并连线完成后，就再也不能改变其功能，这就是硬件电路的惟一性。用数据选择器则可以实现逻辑函数的任意改变，只要将数据输入端的信号变化一下即可。对于n变量的逻辑函数，可以选用2n选一的数据选择器来实现。【例3.4】用8选1数据选择器74LS151实现逻辑函数Y=AB+BC+AC。74LS1513.5.2数据分配器

数据分配是数据选择的逆过程。数据分配器有一根输入线，n根选择控制线和2n根输出线，根据n个选择变量的不同代码组合来选择输入数据从哪个输出通道输出。图3.23所示为由3线-8线译码器74LS138构成的8路数据分配器。图中作为数据输入端D，～为地址信号输入端，～为数据输出端。

3.6数值比较器

能够对两个位数相同的二进制数进行比较并判断其大小的逻辑电路称为数值比较器。

3.6.1一位数值比较器输入输出ABYA＞BYA＜BYA=B101110110010101000013.6.2多位数值比较器

多位二进制数码的比较是逐位进行的，通常从高位开始。例如两个二进制数A=A3A2A1A0和B=B3B2B1B0，若A3＞B3，则不管其它几位数为何值，肯定是A＞B；若A3＜B3，则肯定是A＜B；只有当A3=B3时，才对A2

、B2进行比较。依此类推，直到得出最后的结果。74LS85是4位数值比较器，其引脚排列图和逻辑符号图如图3.25所示。它有八个输入端A3、A2、A1、A0、B3、B2、B1、B0，三个输出端YA＞B、YA＜B、YA=B，三个级联输入端IA＞B、IA＜B、IA=B。图3.25比较输入级联输入输出A3B3A2B2A1B1A0B0IA＞BIA＜BIA=BYA＞BYA＜BYA=B

A3＞B3×

××A3＜B3×××A3=B3A2＞B2××A3=B3A2＜B2××A3=B3A2=B2A1＞B1×A3=B3A2=B2A1＜B1×A3=B3A2=B2A1=B1A0＞B0A3=B3A2=B2A1=B1A0＜B0A3=B3A2=B2A1=B1A0＞B0A3=B3A2=B2A1=B1A0＜B0A3=B3A2=B2A1=B1A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001

74LS85的真值表

由表可以看出，当A3=B3B2B1时，低位的比较结果将决定总的比较结果,因此应使级联输入端的IA＞B=0、IA＜B=0、IA=B=1。当需要扩展比较位数时，低位比较器的三个输出端分别接对应的高位比较器的三个级联输入端。图3.26就是用两片74LS85构成的8位数值比较器的逻辑图。图3.26

3.7组合逻辑电路的竞争与冒险3.7.1竞争与冒险的概念

在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争。逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲（又称过渡干扰脉冲）的现象，称为冒险。竞争可能导致输出端产生不应有的尖峰干扰脉冲。例如在图3.27(a)所示的电路中，理想情况下的工作波形如图3.27(b)所示；如考虑到G1门的平均传输延迟时间tpd时，输出端出现了很窄的负脉冲。这种现象称为“0”冒险现象。它的出现可能会导致负载电路的错误动作。图3.27

在图3.28(a)所示电路中，如考虑G1门的平均传输延迟时间1tpd时，输出端出现了不应有的很窄的正尖峰脉冲。图3.283.7.2竞争与冒险的判断

在组合逻辑电路中,是否存在冒险现象,可通过逻辑函数来判断。具体的判别方法有代数法和卡诺图法两种。

1.代数法逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。观察输出端的逻辑函数表达式在某些条件下，能否简化成或的形式，如果表达式为

F=，就会产生“0”冒险；

F=，就会产生“1”冒险。或解：当B=0、C=1时，，出现“0”冒险。当A=1、C=0时，，出现“0”冒险。当A=0、B=1时，，