用EDA技术设计多功能数字钟毕业设计(论文)

用EDA技术设计多

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用EDA技术设计EDA在纪90年代初从计算机辅助设计CAM（CAT）（）的概念发展而来的。EDAEDAEDA技仿真软件示、12小、,发挥部分也得到完全的实现,2

anditis(EDA)asEDAoftheuseDescribeLanguagetoaccomplishofitoftargetchip.aresult,itevidentlytheandreliabilityofthecircuititsaintimecircuit,alarmcircuit,controlIncantimethe24-hourformat,itfunctionsasclear,onIn3

Soandenhancesstabilityoftheonlyallbasicperformances

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目

录摘要ABSTRACT1、前言2、EDA技术的介绍及发展3、总体方案设计3.1设计内容

2267993.2方案比较........................................................3.3方案论证.......................................................3.4方案选择4、多功能数字中的设计4.1课题要求4.2课题分析4.3功能实现4.3.1秒计时模块4.3.2分计时模块4.3.3小时计时模块4.3.4校时校分模块4.3.5整点报时模块

101212121314161719195

4.3.6时段控制模块4.3.7连接各模块4.4下载过程4.5总结报告5、设计总结5.1设计小结5.2设计收获5.3设计改进6、致谢7、参考文献

202123262828282835306

1的出现，可以ASIC器不EDA7

2、（ElectronicAutomation）缩写，是90CADCAM（计算机辅助制造CAE（计算）完成

：。HDL8

CPLD开发来HDL有、VHDL。将EDA1CADIC2为CAE与CAD相，PCB后分析。3技术EDA是EDA产业正处在一场大变革的前夕，对更低成本、更低功耗的无m9

份EDA工着IC有EDA工具各IC设计供更效和更便的整保证深亚米μ下压下)时代的信号完整性和使EDA适来EDA工具说是IC在EDA课EDA的基本概HDLEDAEWB、PSPICEPLD开发工今或PSPICE）进CPLD/FPGA器件实际应10

和ASICEDA工具应PCB、11

33.1设计内12343.2方案比计时模块是由，6进制七段译码电进制计数晶

比器

闹钟模锁存器（时模块）图2.1系统CPLD芯、JTAG下12

，CPLD不仅图2.2系统是CPLD定时调时七段译码

选择显示

进制计数

比较闹时分频模块图CPLD3.3方论该译码触发器锁存器CPLD用VerilogHDL13

块设其内再在中仿3.4方案选方件。由CPLD在而而且是14

41用和2：1.MAX+PLUSⅡ软件FPGA实验3为码；为8421BCD码604扩展校时和校SWM，SWM，SWH=11时电5953，59秒出15

0500直午195Verilog在课18421BCD进制码„—59„秒满60后向分计数器进位，分计数满；24进„—23—00„数到23时5900时2即多功能数字钟能够59在5分59及对路灯进上午05直到下午19：16

）秒及分模块）小时模块；3钟RD17

端SWM、音gy（1KHZ），低（500HZ时H[7..4]、H[3..0]为为CPH；M[7..4]、为8421BCD码输出，其为CPM;S[7..4]、为8421BCD码输出，其为CPS端端1图60进制电路图218

clock_s(cps,cn1,sh,sl,clr);//定sh;sl;or在时钟上升沿//若clr1则清//若低位为//则低位清零为9，高位为5，进位1，//否加1//除去以上低位13用得19

到59为1。验证1分计clock_s(cps,cn1,mh,ml,clr);//定mh;ml;or在时钟上升沿//clr为1则清//若低位为//则20

为9，高位为5，进位为1加1//除加2仿真到59为1。验证121

图24进制电路2定hl;hh;or22

end323123

ororor2swm为0cps当swh为0钟cps对当swmswh都不为分钟、124

or25秒5355秒57秒25

为59分5912当输号0-23时午0500午1926

127

为2为5951,53,55，57秒下128

个8个3-8数进制计数构成线A0，A1管29

2为置或1，该模块只需要在顶层文件中4个3选Assign/Device弹出设备对话框，ACEX1K，把show在Device栏列EP1K30TC144-3点4分配输入MAX+PLUS/Floorplan30

5

8

31

总）计时模60进制和进32

校嵌）报时模块，本项功能）控时模块，本模块是f用if33

55.1设计小对语言来设计5.2设计收EDAEDA的5.3设计改34

635

7侯著VHDL用M].西安电子科技大学社康陈电子技术.1987（VerilogHDL硬件言M].社潘黄EDA技术程，2002卢著VHDL计京.科版郝法睿郝琳,.用报版