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VerilogHDLquartusII20MIPSCPUI/OlwDE2实验板上的按键等输入设备信息。即将外部设备状态，读到CPU内部寄存器。I/OswDE2LED灯等输出设备的控制信号（或数据信息CPU内部的寄存器，写入到外部设备的CPU上，实现对板载输入开关或按键的状态输入，并将判别或处理结果，利用板载LED灯或7段LED数码管显示出来。4bit4bit二进制输入相加，利用两组分别2LED数10LED10进制形式显示在实验报告中，汇报自己的设计思想和方法；并以汇编语言的形式，提供以上指令集构的解决。Figure1:CPUCPUCPU最大的不同就是它实现了指令的划分，由于这种划分，不同流水线CPU需要的模块。Figure2:数据是流水线CPU中的一个重难点，而其中一个重要的思想就是Internal00–没有数据，直接就是寄存器中取得01–ALU10–ALU11MEMloadPPTfwda的两位，只需要分别列举他们各自为1时的情况相或即可，列举的方法见上面的PPT，fwdb同理，代码如下所示。Figure3:12& && &3& && &45& && &6 & &&&1&如果wpcir的值为1，常操作；反之，则PC和IR都不动(这在PC和IR模块中已经控制控制也是流水线CPU中的一个重点，控制发生在：beq比较的两个操作数相等时，这个时候需要把IR中的指令flush掉，方法是把两个写使能指令置零。所以代码改成这样。12&&?

&da &?1的mem_clk是时钟clk的反相信号。I/O的方式与上次是相同的，实现的还是一个加法的操作，效果已经在检查的时候检查Figure

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