南京邮电大学2016数电A复习

南京邮电大学2016数电A复习第1页/共77页2【试卷情况及复习方法】采用教考分离方式。试卷内容涉及到第1章~第8章绝大部分内容；每份试卷——9~11道题目。第1道为选择题或填空题（20~25分），其余为大题（75~80分）；复习建议：选择题或填空题为第1章~第8章的基本概念，建议结合近几年的试卷复习；大题及其题型可参考课后习题和书上例题。

第2页/共77页3涉及题型：选择填空题。基本要求：1.数制、码制的基本概念;2.常用数制(二、八、十、十六进制)的表述及相互转换的方法;3.常用二进制码(自然二进制码、格雷循环码、奇偶校验码)和二-十进制BCD码(8421BCD、5421BCD、余3BCD、格雷BCD码)的表述以及相互转换；4.小数的精度及转换位数的确定；5.8421BCD的加减法运算

。常见题型：数制的转换(精度及位数)、码制的转换1.数码与数制（4%）第3页/共77页42-n

0.1％，解：设二进制数小数点后有n位小数，则其精度为2-n。例：(0.39)10=(?)2

，要求精度达到0.1％。解得n10。所以(0.39)10=(0.0110001111)2

。由题意知：例:(0.4526)10=(?)2,要求转换后精度不低于原精度。解：原精度为10-4

，设转换后为n

位小数，则10-42-n，解得：n(4lg10)/lg2=13.3，取整n=14(0.4526)10=(0.01110011111111)2

1.数码与数制第4页/共77页5*有权码：代码中的每一位都有固定权值8421BCD、5421BCD、2421BCD、631-1BCD*无权码：无固定位权余3码、余3循环码、8421奇校码、格雷码(注意：格雷循环码、格雷BCD码)二进制码:B=B3B2B1B0循环码:G=G3G2G1G0则Gi

=Bi+1Bi例如:(1011)B

(1110)G；(1010)B

(1111)G1.数码与数制Bi-1=Gi-1Bi

,最高位Bn-1=Gn-12.BCD码：用4位二进制数表示0~9共10个十进制数。1.二进制码：n位二进制数表示2n个码。第5页/共77页6例：试用8421BCD码完成下列十进制数的运算。

843

348=(100001000011)8421BCD

(001101001000)8421BCD=010011111011

01100110=(010010010101)8421BCD=495例：用8421BCD、余3码代码表示(123)10，(1011.01)2：(123)10=

(000100100011)8421BCD(1011.01)2=

(11.25)10=

(00010001.00100101)8421BCD(123)10=

(010001010110)余3BCD(1011.01)2=

(11.25)10=

(01000100.01011000)余3BCD1.数码与数制按位修正第6页/共77页72.逻辑代数理论及电路实现（13%）

涉及题型：选择填空题、分析计算题。基本要求：1.逻辑代数的基本概念、基本公式、基本规则；2.逻辑函数的描述方式(最小项、真值表、表达式、卡诺图、电路图)及其相互转换方法；3.逻辑函数最简与或式的公式/卡诺图化简；4.非完全描述逻辑函数的概念、运算规则及化简；5.CMOS与非门、CMOS或非门、CMOS三态门、OD门的逻辑功能分析。常见题型：1.完全/非完全描述逻辑的公式法/4变量以下K图化简2.CMOS电路逻辑功能分析、表达式第7页/共77页8AB=A⊙B

AB=A⊙B

含义2.逻辑代数理论及电路实现第8页/共77页92.逻辑代数理论及电路实现第9页/共77页101ABVDDTGF1ABFVDD解：当B=0时，当B=1时，F=A；F为高阻态。解：当B=0时，当B=1时，F为高阻态。F

=A；2.逻辑代数理论及电路实现负载传输门第10页/共77页111.合并相邻项公式

AB

+

AB=A2.消项公式

A+AB=A3.消去互补因子公式

A

+AB=A

+

B4.多余项（生成项）公式AB+AC+BC=AB+AC反变量吸收混合变量吸收合并原变量吸收5.代入规则6.反演规则7.对偶规则例：若

例：A+BCD=(A+B)(A+C)(A+D)2.逻辑代数理论及电路实现第11页/共77页12例：求得例：得2.逻辑代数理论及电路实现两个基本定理：第12页/共77页13例：表达式化简：分析：AB=ABC+ABC=0含义：AB=0表示A与B不能同时为1,

则AB=11所对应的最小项应视为无关项。2.逻辑代数理论及电路实现第13页/共77页142.逻辑代数理论及电路实现如何确定约束条件？第14页/共77页15000111100001

0010

1011

0

101

0

ABCD2.逻辑代数理论及电路实现第15页/共77页16例：判断一位十进制数是否为偶数？写出逻辑式。假设：偶数时输出Y为1，奇数时输出Y为0。0

0111

1

0110

0

0101

1

0100

0

0011

1

00100

10010

00011

10001

0000Y

ABCDY

ABCD2.逻辑代数理论及电路实现

11110

0111

11101

011011010

0101

11001

0100

10110

0011

10101

00100

10010

00011

10001

0000Y

ABCDY

ABCD第16页/共77页173.组合逻辑电路（15%）涉及题型：选择填空题、分析计算题。基本要求：

1.完全状态或非完全描述，SSI组合逻辑电路的分析与

双轨输入逻辑电路的设计；2.MSI电路(编码器、译码器、数据选择器、数据比较器、加法器)所实现组合逻辑电路分析；3.MSI电路实现组合逻辑电路；4.组合电路中的竞争冒险现象，以及消除冒险的方法。常见题型：1.根据功能描述，列出真值表，设计SSI组合逻辑电路2.MSI功能电路74138/74151实现组合逻辑2.MSI功能电路74138/74151/74283/7485电路分析第17页/共77页18例：有三个班学生上自习，大教室能容纳两个班学生，小教室能容纳一个班学生。设计两个教室是否开灯的逻辑控制电路，要求如下：(1)一个班学生上自习，开小教室的灯。(2)两个班上自习，开大教室的灯。(3)三个班上自习，两教室均开灯。ABCYG0000010100111001011101110001011001101011解：设输入变量A、B、C分别表示三个班学生是否上自习,1表示上自习,0表示不上自习;输出变量Y、G分别表示大教室、小教室的灯是否亮,1表示亮,0表示灭。3.组合逻辑电路第18页/共77页19<接上题>&Y＝1≥1G&&＝1&AB&&1C3.组合逻辑电路第19页/共77页20例：试用与非门设计一个组合电路，接收一位8421BCD码B3B2B1B0，仅当2<B3B2B1B0<7时，输出Y为1。3.组合逻辑电路第20页/共77页21例：A2A1

A0为三列火车，F2

F1

F0为对应的信号灯。火车在发车前须提出发车请求，若对应的信号灯亮，则允许发车；否则不允许。若三列火车同时提出发车请求，则按A2

A1

A0优先顺序发车。要求：用真值表和逻辑表达式描述该系统的功能。A2

A1

A0F2F1F0101001000100010001解：设A2,A1,A0为输入变量，F2,F1,F0为函数。火车提出发车请求时,相应的输入变量取1;反之取0。允许发车时，相应的函数取1；反之，取0。请求优先级：A2>A1>A03.组合逻辑电路第21页/共77页22例：用7485构成4位二进制数判别电路.(A3A2A1A0)2(1010)2时,判别输出

F为1,否则输出

F为0。

分析：将输入二进制数A3A2A1A0与(1001)2进行比较，即将7485的A输入端接A3A2A1A0，B输入端接(1001)2。当A3A2A1A0(1010)2时，比较器FA>B端输出为1。因此,可用A>B端作为判别电路的输出

F。AB3.组合逻辑电路第22页/共77页234整数部分

10时,+6修正！例

:已知BCD码(A3A2A1A0.a3a2a1a0)8421BCD，

试设计一个电路将该数四舍五入。3.组合逻辑电路&小数部分四舍五入整数部分相加+6修正+1修正例如，(9.5)10时小数部分5时,+1修正！第23页/共77页24例：用74138设计一个多输出组合网络,它的输入为A、B、C三个变量，输出为下面三个函数。3.组合逻辑电路集成译码器——最小项反码输出！第24页/共77页253.组合逻辑电路第25页/共77页26例:

已知F=AB+AC

，电路是否存在逻辑冒险？若有，且用74138实现该函数，加取样脉冲避免之。11111010110100ABC由图可知,当BC

=11时，该电路可能会出现0型逻辑冒险。3.组合逻辑电路F=m2+m3+m5+m7=m2

m3

m5

m7第26页/共77页27选择信号

（3位）D1D70D2D3D45D61

D23D5A0A1A2113.组合逻辑电路使能端地址输入端数据输入端输出端第27页/共77页28函数有4个输入变量，而74151的地址端只有3个，即A2

、A1

、A0

，故须对函数的卡诺图进行降维。000101011110000101010010110100ABCDD6D7D5D41D2D3D1D0010110100A2A1A01D00100DD010110100ABC3.组合逻辑电路则D0=D7=DD1=DD2=D3=D4=D5=0

D6=1令:A=A2

B=A1

C=A0

例：第28页/共77页29例：用一片74153设计一个1位全加器。本位和Si=AiBiCi-1

进位Ci=AiBi+AiCi-1+BiCi-1

解：1/2-74153和1位全加器的K图分别如下：降1维降1维3.组合逻辑电路第29页/共77页30D0=D3=Ci-1D1=D2=Ci-1D0=0，D1=D2=Ci-1

D3=1对比得对比得3.组合逻辑电路第30页/共77页31例：试用8选1数据选择器74151

和门电路设计一个四位二进制码奇偶校验器。当输入的四位二进制码中有奇数个1时,输出为1,否则为0。3.组合逻辑电路第31页/共77页32例：如图题所示的逻辑电路。X2X1X0及Z2Z1Z0为两个三位二进制数。试分析电路的逻辑功能。分析:

当X2X1X0取000~111值时,74138输出Y0~Y7分别输出低电平;当Z2Z1Z0取000~111值时,数据选择器将依次选通D0~D7。可见,当X2X1X0与Z2Z1Z0相等时,Y=0;当两者不等时,Y=1。——相同数值比较器。

3.组合逻辑电路第32页/共77页334.触发器（10%）涉及题型：选择填空题、分析计算题。基本要求：1.描述触发器逻辑功能的各类方法；2.基本SRFF结构、激励表、次态方程、状态转移表；3.钟控SRFF/边沿DFF/边沿JKFF/TFF/TFF的激励表、次态方程、状态转移图(表)；4.触发器功能转换；5.触发器的逻辑功能及其应用(包括特征方程、约束条件、波形图)。常见题型：1.电路功能分析，得次态方程、波形图、状态转移图2.根据功能描述，求出激励表、设计同步时序电路第33页/共77页34Q

n+1=[J

Q

n

+K

Q

n

]·CPQ

n+1=[D]·CP

Qn+1

=[T

Qn]·CPQn+1=[T

Qn]·CPQn+1=[Qn]·CPQn+1=[Qn]·CP4.触发器第34页/共77页35例：试分析图中时序电路的逻辑功能，写出各触发器的状态方程和输出方程，画出电路的状态转换图。4.触发器第35页/共77页36J=AB,K=AB例：图示电路输入波形分别如图所示。若电路初态为0，试画出Q端波形。4.触发器第36页/共77页37练习：若触发器的初始状态为0，试画出图示电路中Q1和Q2的波形。

4.触发器第37页/共77页385.时序逻辑电路（25%）涉及题型：选择填空题、分析计算题。基本要求：

1.一般时序电路的分析方法；2.二进制同步/异步计数器的一般结构；3.MSI移存器74194的功能、级联扩展；4.74161/163/160的分析设计、级联；5.移存型计数器的结构特点及设计方法；6.序列信号发生器。常见题型：1.74161/163/160任意进制的分析与设计、自启性判断2.74161/74194

+

74151的分析3.已知码，移存型/计数型码发生器设计及自启性判断4.隐含表及状态化简问题第38页/共77页395.时序逻辑电路Q3Q2Q1Q0状态变换。M0M1=01左移： Q0Q1

Q2Q3

DSLM0M1=10右移：

DSR

Q0Q1Q2Q3

7位数据串并转换第39页/共77页40例：画出图示电路时序部分的状态转移图，并画出CP作用下74139输出端的波形。设初态为05.时序逻辑电路第40页/共77页415.时序逻辑电路例：完成图示电路状态转换图，并对电路的逻辑功能做出说明。

电路有输入控制信号x,为Mealy型。

第41页/共77页425.时序逻辑电路结论：1.当x

=

0时，为M=5的加法计数器。 2.当x

=

1时，为M=5的减法计数器。注:原电路未画出输出Z。第42页/共77页435.时序逻辑电路1.模长

M<N

进制的任意进制计数器2.模长

M>N

进制的任意进制计数器清(复)0反馈置数同步级联：

N

2

进制计数器异步级联：

N1N2

进制计数器置0置最小数置最大数同步置数74161/16374160异步置数749074190异步清074161,74160同步清074163CRLD②计数方式①方案选择CR清(复)0LD反馈置数第43页/共77页445.时序逻辑电路异步清零同步清零M=6M=6第44页/共77页45M=60

101M=12跳过5.时序逻辑电路第45页/共77页46①

74160异步级联方式0000000074160(2)74160(1)0000000100001001…0001000000000000…74160(2)74160(1)10011001②

74160同步级联方式以低位片进位输出信号CO作为高位片时钟输入信号以低位片进位输出信号作为高位片控制信号P、T01:910:99074161(2)

74161(1)74161(2)74161(1)③

74161异步级联方式④

74161同步级联方式74163(2)

74163(1)74163(2)74163(1)⑤

74163异步级联方式⑥

74163同步级联方式5.时序逻辑电路第46页/共77页47例：试用74161

实现模60

计数器。分析：单片74161最大计数值为16,故实现模60计数器必须用两片74161。①采用异步分解方案：首先分解M=60=610,再用两片74161分别组成模6、模10计数器；最后，通过置数法——置最小数或置零组成异步级联的模60计数器。M=10M=6异步置最小数5.时序逻辑电路第47页/共77页48整体置0法

CO整体置数法CO整体置数:计数范围为196~255,计到255(CO=1)时使两片LD均为0,下一个CP来到时置数=256M=196,(D3D2D1D0)高(D3D2D1D0)低=(196)10=(11000100)2。整体置0:计数范围为0~59,当计到59(00111011)2时,在下一个CP到来时74161同步置0。②采用同步整体置数方案：置0/最小数/最大数先将两片74161同步级联组成N=162=256的计数器，然后,用整体置数法构成模M=60计数器。5.时序逻辑电路第48页/共77页49

例：试用两片74160接成M=29的计数器。0

0

1

01

0

0

0方案1——同步级联整体预置0法分析：采用同步级联 (即整体方案)方案1：整体预置0法方案2：整体复0法能否采用分解方案5.时序逻辑电路第49页/共77页500

0

1

0方案2：同步级联整体复0法【思考】若用74163同步复0设计，如何修改电路？

1

0

0

1接上例整体预置0法的可靠性较整体复0法高？为什么？5.时序逻辑电路第50页/共77页51练习：电路如题图所示。要求：列出状态转移表，并写出输出z端的序列。(1)列出状态转移表（略）(2)输出z的序列为0011111。

5.时序逻辑电路第51页/共77页52例：试设计一个序列信号1110100发生器。解1：用DFF实现移存型发生器Q3Q2Q1

100110110101101005.时序逻辑电路无自启动性第52页/共77页53解2：用74194实现移存型1110100码发生器5.时序逻辑电路M0M1=10左移M0M1=11送数Q3Q2Q1

10011011010110100DSL第53页/共77页54例：试设计一个序列信号1110100发生器。解3：用74161+74151实现计数型发生器5.时序逻辑电路74161同步置零构成M=7计数器第54页/共77页55解3：用74161+74151实现计数型1110100码发生器5.时序逻辑电路74161同步置小数M=7计数器令Q3=A2,Q2=A1,Q1=A0与8选1-MUX的K图比较,得：D0=D1=D2=D3=1；

D5=1;D4=D6=Q0;D7=0第55页/共77页56状态转换表的化简——隐含表法简化注:

等价类、最大等价类的区别！等价状态：[A,C]、[F,G]、[B,D,E]5.时序逻辑电路第56页/共77页576.可编程逻辑器件（14%）涉及题型：选择填空题、分析计算题。基本要求：1.PLD器件的描述方法和分类；2.PLD(PLA、PAL、PROM、GAL16V8)的基本结构和基本原理；3.半导体存储器的工作原理；4.ROM存储容量的扩展；5.用ROM和PLA实现组合电路的方法。常见题型：1.问题描述真值表和逻辑式ROM/PLA实现组合逻辑2.ROM容量扩展——字扩展和位扩展第57页/共77页58名称与阵列或阵列输出部分PROM固定可一次编程固定PLA可一次编程可一次编程固定PAL可一次编程固定固定GAL可重复编程固定可配置四种LDPLD的分类与结构6.可编程逻辑器件第58页/共77页596.可编程逻辑器件例

：试用ROM实现组合逻辑函数：首先应将以上两个逻辑函数化成最小项和。解:(D1)(D0)F2F1111ABC与阵列或阵列固定编程第59页/共77页60例.用ROM设计一个码转换器,用于实现4位二进制码到4位循环码的转换。A3A2A1A0B3B2B1B000000001001000110100010101100111100010011010101111001101111011110000000100110010011001110101010011001101111111101010101110011000B3=∑m(8,9,10,11,12,13,14,15)B2=∑m(4,5,6,7,8,9,10,11)B1=∑m(2,3,4,5,10,11,12,13)B0=∑m(1,2,5,6,9,10,13,14)码转换器A3A2A1A0A3A2A1A0B3B2B1B0B3B2B1B06.可编程逻辑器件第60页/共77页616.可编程逻辑器件ROM实现组合逻辑与阵列固定或阵列编程第61页/共77页62例：设ABC为三位二进制数，若该数大于等于5，则输出F1为l，否则为0；若该数小于3或大于6，则输出F2为1，否则为0；试用ROM实现该电路，列出真值表，并正确标出与阵列和或阵列连接图。6.可编程逻辑器件根据真値表直接写出两个逻辑函数化成最小项和。第62页/共77页63字、位同时扩展地址线数:A=14根例：8K8位16K16位数据线数:D=16根6.可编程逻辑器件AT28C64——E2PROM8K×8

——A0-A12,D0-D7第63页/共77页64例：PLA实现逻辑电路如图所示。试分析电路功能。6.可编程逻辑器件结论：(1)若能被3整除，则输出F1＝l。(2)若大于12，则输出F2=1。可编程可编程第64页/共77页657.数字系统设计基础（15%）涉及题型：选择填空题、分析计算题。基本要求：1.数字系统基本模型和设计过程；2.数字系统的4种描述工具；3.根据文字描述设计ASM图；4.基于ASM图或状态图，以图形方式设计控制器(采用

SSI、MSI、每态一触发法)；5.使用ASM图设计数字系统的方法。常见题型：(7.1;7.2;7.3;7.4;7.7)1.根据问题描述，画出控制系统的ASM图2.根据ASM图，画出控制器的状态转移图，并功能分析3.根据ASM图，用每态一触发法实现控制器第65页/共77页66例：一个数字系统在T0状态下,若启动信号S=0,则保持T0状态不变;若S=1,则完成条件操作：A←N1,B←N2,且T0→T1。在T1状态下,下一个CLK到,完成无条件操作B←B1,若M=0,完成条件操作:P右移,且T1→T2;若M=1,状态由T1→T3→T0。要求：1.画出该数字系统的ASM图。2.写出用每态一触发器(DFF)的方法实现该数字系统控制器时的各激励方程。7.数字系统设计基础第66页/共77页67例：图示为某数字系统的ASM图,

START和A>100分别为处理器发出的状态信号S1和S2。试画出该系统控制器的状态转移图,标注为:

S1S2/CLR

SHIFT

OUT

7.数字系统设计基础实现二进制数AX2，当A=101时，结果输出100010001第67页/共77页68练习：图示为系统ASM图，READY和CNT=N分别为数字系统处理器发出的状态信号V1和V2,X为外部串行数据输入信号。1.选用DFF,用每态一触发器的方法实现控制器时的输出方程和激励方程。2.画系统控制器的状态转移图

V1V2/CLRADDOUT3.若输出信号

Z

取自寄存器Y，描述该系统实现的功能。7.数字系统设计基础第68页/共77页698.D/A和A/D转换（4%）涉及题型：选择填空题。基本要求：1.DAC和ADC