华中科技数字电子技术3244课件ch7a

了 器 了解CPLD、FPGA的结构及实现逻辑功能的编 容量 时间

DRAM(DynamicRAM)：动态

器):在运行状态可以随时进行读或写操作。的数据必须有电源供应才能保存,一旦掉电,数据全部丢失 等）容量 二值信息的总量

地址 器

···

器。(Read-OnlyMemory) 二极管

地入 译 译输码器 容量 A1 A1 2线- 地内地内0010110111011001001111102线-线2线-线

相当存1，无二极管相当存0

000001 A3 A2 A5 A A0 码器

Y0Y1 Y14Y15000001

0 16线-1线数据选择器Y字线与位

单元。D0 从16行 列 再从选中 如选中的单元的 XYXYA16YYCE

D7A16~D7~读00XXX1XXX1XXX010001

使输出使能信号OE有效，经过一定延时后，有效数让片选信号CE或输出使能信号OE用 固定 程为存放在该地址内的数据，这称为“造表”。使用时，目的编码作为相 码相互转换的电 I3I2I1

码

I3I2I1码

I3I2I1CI3I2I1码CI3I2I1码00000001000000000000010000000001001100100100010011001001001001110100110010011101001100110101011010001101010110100100110110011101001101100111010111111011100101111110111001101011110100011010111101000111100111110101111001111101CCO13D（2）ROM334D2D10000000000100102010010040111000810011001011001100113000000000000100102010010040111000810011001011001100113 器1SRAMCEWEOE

CEWEOECEWEOECEWEOE

译码An-1

I/O SRAMI/O0~I/O保持(微功耗读写1000X1011

线B 数据线

XiT5、T6 B数据线

Yj •T7、T8均导线 •数 单元通过数据 tHA 地址地址有效CE数据输入数据有效

器,

地址A1 能

寄存器

1

输阵出

I

存A1 A0D0Q0

输

放大

I 1CCADW

AA A AA

A A

A A AI/O(AI/

O(A2 O(A3

O(A4

I(A5 I(A6

O(A7读A1I/O地址出单元数据数据开始

开始I/O输 地址数据 数据写

I/O输I/O

O(A2+1

I

I读A1丛发丛发读A2丛发地址模式模式地址模式单元读读单元读

丛发丛发丛发模式模式模式读读重新

向A3丛发丛发地址模式模式单元向向数据A1+1A1+2中的中的数据数据

A2+2中的数据

写数A3+1 写数写数 单元及基本操作原写操作写操作 T导通，电容器C与位线B连，数据DI

行选线DOD读/写DI

刷新缓冲 /位 输入缓冲 /刷新行选线/刷新行选线TDO读/写DI位线B┇ 4K×4I/O0 I/O24K×4I/O0 I/O2

1.1.字长（位数）的扩展---用4KX4 位扩展可以利 数

DD7A0~

各译A14A13A11A10A98A7A6A54A3A2A100000000000000000000Ⅰ000000000┇01┇1111111111ⅡⅢ0000000000000000000000000000001┇┇11111111110000000000000000000010000000001┇┇111111111100000000000000000000Ⅳ10000000001┇┇1111111111 WE8K8位

74139

WE8K8位 D WE8K8

WE8K8位

使用256x4 组成512x8 D0~D0~

D0D0~ R/A7~

0

D4~

D4~4

R/

8

8 的7.3