《电子技术基础》课件7-3

第7章:数字电路基础

数字电路概述（introductiontodigitalcircuit）逻辑函数及其表示方法（Logicfunction）

逻辑函数的化简法（Logicfunctionmethod）

基本逻辑门电路（gatecircuit）§7.3-7逻辑函数的卡诺图化简法（Karnaughmaps）B

01A01m0m1m3m2m4m5m7m6BC

00011110A01m0m1m3m2m4m5m7m6m12m13m15m14m8m9m11m10CD

00011110AB00011110

将n变量的全部最小项各用一个小方格表示，使具有逻辑相邻的最小项在几何位置上也相邻排列

为保证相邻的两个最小项仅有一个变量变化，编号不是自然排列

卡诺图可看成是上下、左右闭合的图形7.3逻辑函数化简法2变量3变量4变量§7.3-7逻辑函数的卡诺图化简法（Karnaughmaps）

任何一个逻辑函数都能表示为若干最小项之和，则卡诺图可表示任一逻辑函数，在卡诺图的最小项对应位置处填100100011BC

00011110A01

反之，也可由卡诺图得到逻辑函数的最小项之和的表达式7.3逻辑函数化简法§7.3-7逻辑函数的卡诺图化简法（Karnaughmaps）7.3逻辑函数化简法0111111010011110CDAB000100011110111011111111CD00011110AB00011110

合并最小项：将相邻的两个或多个最小项进行合并，以消去一个或多个变量，达到化简目的

两个最小项相邻，可消去1个变量：111BC00011110A01

四个最小项相邻，可消去2个变量：7.3逻辑函数化简法111111111111CD00011110AB00011110

八个最小项相邻，可消去3个变量：7.3逻辑函数化简法将函数化为最简与或形式将函数写成最小项之和形式画出表示该逻辑函数的卡诺图合并最小项写出与或最简结果7.3逻辑函数化简法圈最大原则：先找最大的2n个相邻方格，依次递减，最后圈没有相邻方格的独立小方格，一个小方格可以重复使用；圈最少原则：用最少的圈覆盖所有为1的小方格。1111111CD00011110AB00011110化简逻辑函数7.3逻辑函数化简法化简逻辑函数7.3逻辑函数化简法11111111CDAB0001000111101110逻辑函数中的无关项

约束项：当逻辑函数的各个变量之间存在相互制约的关系，输入变量的取值不是任意的，则这些被约束的最小项值为1的情况不会出现。将这些恒等于0的最小项称为约束项。所有约束项之和也必为0

任意项：在输入变量的某些取值下，函数值为1或0皆可

无关项：约束项与任意项统称为逻辑函数中的无关项，无关项可以写入逻辑函数式中，也可以从函数式中删除在卡诺图的对应位置处，可以填1，也可以填0，取决于是否有利于化简7.3逻辑函数化简法111XXXX1XXCD00011110AB00011110

化简：约束：7.3逻辑函数化简法7.3逻辑函数化简法用卡诺图化简逻辑函数且无关项为111XXXXXXCDAB0001000111101110§7.4-1二极管和三极管的开关特性

实现逻辑运算的单元电路称为门电路，分为与门、或门、非门、与非门、或非门、与或非门、异或门等几种。门电路一般由二极管、三极管和MOS管组成，它们都工作在开关状态

半导体二极管具有单向导电特性，外加正向电压时导通，外加反向电压时截止。相当于一个受外加电压极性控制的开关IUUON当UIH=VCC时，D截止

UOH=VCCVCCUIUOD当UIL=0时，D导通

UOL=VON≈07.4基本逻辑门电路三极管工作在饱和区和截止区构成开关电路

当UIL=0时，T工作在截止区（UBE<UON）

IB=0,IC≈0，UOH≈VCC

可靠截止条件：UBE<0；UBC<0ICUCE饱和区截止区放大区VCCUIUORBRCT

当VIH=VCC时，若RB取值合适，

IB将达到临界饱和基极电流（IB(sat)）

IC(sat)=hFEIB(sat)

RB继续减小，将IB>IB(sat)

T进入饱和区（UBE>UON

且UCE<UBE

），

UOL=UCE≈0.3V7.4基本逻辑门电路7.4基本逻辑门电路三极管的开关时间0t0icticmU0Uom0.9icm0.1icmtdtrtontstftoff开启时间：关断时间：延迟时间上升时间退饱和时间下降时间UoRcRbicVCCUiUi§7.4-2二极管门电路

二极管与门（ANDgate）

A、B、C三个输入端：只要有一个为低电平0V(逻辑0)，输出Y将为低电平0.7V(逻辑0)；只有当三个输入全部接高电平5V(逻辑1)时，输出才为高电平5V(逻辑1)。

Y=ABC

缺点：输入输出电平偏移，负载会影响输出电平7.4基本逻辑门电路VCC(＋5V)RABCYABY&C§7.4-2二极管门电路

二极管或门（ORgate）

A、B、C三个输入端：只要有一个为高电平5V(逻辑1)，输出Y将为高电平4.3V(逻辑1)；只有当三个输入全部接低电平0V(逻辑0)时，输出才为低电平0V(逻辑0)。

Y=A+B+C

缺点：输入输出电平偏移，负载会影响输出电平7.4基本逻辑门电路ABCYABY≥1CR§7.4-3三极管非门电路（NOTgate）

当输入A为低电平0V(逻辑0)时，输出Y将为高电平5V(逻辑1)；

当输入A为高电平5V(逻辑1)时，输出Y为低电平0.3V(逻辑0)：为保证可靠截止，引入负电源VEE

为保证可靠饱和，IB>IB(sat)7.4基本逻辑门电路AY1RcRbVCCAYVEE7.4基本逻辑门电路A、B、C三个输入端：只要有一个为低电平0V(逻辑0)，输出Y将为高电平5V(逻辑1)；只有当三个输入全部接高电平5V(逻辑1)时，输出才为低电平0.3V(逻辑1)：

D4,D5：电位移动，抗