高速数字电路设计基本概念-唐海

高速数字电路设计基本概念-唐海第一页，共78页。目录时间、频率和距离阻抗与串扰逻辑门的高速特性第二页，共78页。一.时间、频率和距离时间和频率序列的功率谱密度截止频率时间和距离集中与分布式系统信号在介质中的传输第三页，共78页。1.1时间和频率(1)对于10-12Hz的正弦波，一个周期为30,000年而一些雷达的频率在10+11Hz左右，波长仅有几毫米数字电路工作的频率，跨越了从KHz到GHz的范围对数字电路，什么速度就称得上“高速”？第四页，共78页。1.1时间和频率(2)摩尔定律：芯片速度每18个月提高一倍第五页，共78页。1.2序列的功率谱密度（1）

高斯形状的随机脉冲，10-90%上升时间为Tr那么此序列的功率谱是什么样的？第六页，共78页。1.2序列的功率谱密度（2）第七页，共78页。1.3截止频率（1）截止频率Fknee以下的频段中集中了数字序列的主要能量Fknee由信号的上升时间决定，而和时钟频率没有直接关系但为了满足建立和保持时间，频率越高的信号上升时间也越短第八页，共78页。1.3截止频率（2）对Fknee以下频率具有平坦响应的数字电路，可以认为能够不失真的通过此随机数字序列数字电路对Fknee以上频率的响应，对此电路如何处理数字信号影响很小第九页，共78页。1.4时间和距离电磁波在不同传输介质中的传输时延第十页，共78页。1.5集中与分布式系统(1)信号上升延的长度(把时间转化为距离)：电路尺寸小于上升延长度的1/6的可以看作集中式系统，否则必须按照分布式系统分析第十一页，共78页。1.5集中与分布式系统(2)第十二页，共78页。1.5集中与分布式系统(3)实际器件的信号输出上升沿可以由厂商提供的IBIS模型获得例如TMS320C6414的外部存储器地址输出信号的上升沿长度约为0.2ns,则在FR4材料PCB的表层:所以长度大于1.4英寸的地址线,都需要按照分布式系统分析第十三页，共78页。小结截止频率Fknee是数字信号特性的重要表征电路的带宽决定了通过高速信号的能力电路工作频率的提高和上升时间的缩短，越来越多的电路需要按照分布式电路分析设计第十四页，共78页。二.阻抗与串扰阻抗的测量四种阻抗电压变化与电流变化第十五页，共78页。2.1阻抗的测量通过测量阻抗器件的阶跃响应，可以方便的测量出阻抗的大小第十六页，共78页。2.2四种阻抗普通电容普通电感互电容（Mutualcapacitance）互电容与串扰互电感（Mutualinductance）互电感与串扰第十七页，共78页。2.2.1.1普通电容普通电容的阶跃响应：第十八页，共78页。2.2.1.2测量电容（1）测试平台第十九页，共78页。2.2.1.2测量电容（2）可以通过测量输出电压为63%峰值的时间来计算电容值：第二十页，共78页。2.2.2.1普通电感普通电感的阶跃响应：第二十一页，共78页。2.2.2.2测量电感（1）可以通过测量阶跃响应时间常数的方法来测量电感，但是容易受到噪声和畸变的干扰。更好的办法是测量阶跃响应曲线下的面积：第二十二页，共78页。2.2.2.2测量电感（2）测试平台第二十三页，共78页。2.2.2.2测量电感（3）响应曲线下的面积相当于测试系统在直流时的响应，不影响系统直流响应的干扰和噪声，也不会影响面积。第二十四页，共78页。2.2.3互电容一个电路内的电压产生的电场会影响另一个电路，这种影响的系数称为互电容(MutualCapacitance)下图中两个平行的电阻之间就形成了互电容第二十五页，共78页。2.2.3互电容（2）互电容随着距离的增大而迅速减小互电容可以看作两个电路A和B通过电容CM直接连接，A电路通过互电容CM将电流IM注入B电路：（不考虑反向耦合的影响）第二十六页，共78页。2.2.3互电容和串扰（1）首先由上升时间估算出电压变化率：然后计算出耦合电流：这样就可以根据B电路对地阻抗求出串扰电压：第二十七页，共78页。2.2.3互电容和串扰（2）实际测量结果第二十八页，共78页。2.2.4互电感（1）某处有两个电流回路存在，一个回路产生的磁场影响另一个回路，这种影响的系数称为互电感（MutualInductance）：第二十九页，共78页。2.2.4互电感（2）互电感随着距离的增大而迅速减小互电感可以看作两个电路A和B通过变压器LM直接连接，A电路的电流变化通过互电感LM引起B电路的电压变化：（不考虑反向耦合的影响）第三十页，共78页。2.2.4互电感（3）互电感的产生过程第三十一页，共78页。2.2.4互电感和串扰类似计算互电容带来的串扰，也可以通过源信号上升时间、源电路阻抗等参数计算出互电感带来的串扰：第三十二页，共78页。2.2.4电感型串扰的方向和互电容不同，互电感导致的串扰电压的方向是由电流方向以及两个回路方向决定的，即串扰电压可以和源电压方向相反，如下图所示：第三十三页，共78页。2.2.5电压变化与电流变化（1）典型的输入阻抗由电阻和电容并联组成:第三十四页，共78页。2.2.5电压变化与电流变化（2）由负载电容引起的电流变化和电压变化的二阶导数成正比：第三十五页，共78页。2.2.5电压变化与电流变化（3）对于高斯型脉冲，负载电阻和负载电容引起的电流变化的最大值可以用下式表示：上升时间每减小一半，电容负载电流变化（正比于感性串扰）增加四倍！第三十六页，共78页。2.2.6阻抗与串扰小结在高速数字电路中，电感型串扰比电容型串扰要严重的多，对于50Ω阻抗的电路而言，一般可以达到8:1的比例低输出阻抗的门电路直接驱动传输线的情况下，电感型串扰会更加恶化设计中必须仔细考虑串扰问题第三十七页，共78页。三.逻辑门的高速特性功耗封装第三十八页，共78页。3.1功耗数字电路的功耗由四部分组成：输入功耗内部功耗驱动电路功耗输出功耗每部分功耗都可以分成静态（quiescent）功耗和动态（active）功耗第三十九页，共78页。3.1.1四部分功耗示意图第四十页，共78页。3.1.2静态功耗（1）静态功耗指的是用于保持电路逻辑状态所消耗的功率是由半导体的漏电流（leakage）引起静态功耗可以通过对电路中所有电阻性元件的电流和压降的乘积求和得到实际情况下需要对逻辑高状态和低状态按存在的时间加权第四十一页，共78页。3.1.2静态功耗（2）CMOSFET的漏电流：亚阈值电压漏电流栅级漏电流衬底漏电流（BTBT）第四十二页，共78页。3.1.2静态功耗（3）TTL电路的静态功耗可以由高电平输出时的拉电流（Isource)和（Vcc－VOH）的乘积以及低电平输出时的灌电流（Isink）和VOL的乘积求平均得到：第四十三页，共78页。3.1.2静态功耗（4）CMOS电路则可以用输出电阻模型来计算：RA和RB可以在器件数据手册中查到第四十四页，共78页。3.1.2静态功耗（5）半导体工艺越先进，FET管内介质层越薄，漏电流越大，静态功耗也越大0.25μm工艺时的漏耗不到总功耗的1％，0.18μm下漏耗也只有3％到5％，0.13μm时达12％到25％，0.09μm…第四十五页，共78页。3.1.2静态功耗（6）抑制漏电流的技术：SOI（绝缘层上覆硅，SiliconOnInsulator）在工作速度相同的情况下，则可使功耗减小50％～65％第四十六页，共78页。3.1.3动态功耗（1）动态功耗可以按下面的公式计算：动态功耗=转换频率×每次转换消耗的能量对于容性负载，有：对于周期性’1’和’0’交替的信号，F为1/2*clock;对于随机转换的信号，F为1/4*clock第四十七页，共78页。3.1.3动态功耗（2）TTL或CMOS的图腾柱输出电路在输入电平转换时有一个短暂的重叠导通状态，带来功耗。此功耗和转换频率以及供电电压成正比第四十八页，共78页。3.1.3动态功耗（3）降低动态功耗的技术：Low-K：低介电常数绝缘体，减小电容SOI技术，减小电容铜线互连——降低连线电阻增加并行度（如每周期指令数），降低工作频率第四十九页，共78页。3.1.4输入功耗输入功耗中的静态功耗包括在输入电路和驱动器件的输出电路中消耗的功率：输入功耗中的动态功耗：输入功耗一般相对较低第五十页，共78页。3.1.5内部功耗内部功耗分为静态和动态功耗动态功耗系数Kactive可以通过测试静态功耗和在转换频率F下的总功耗求得：以后可以使用Kactive计算其它转换频率下的动态功耗：第五十一页，共78页。3.1.5内部功耗(2)CMOS电路在很宽的频率范围内表现出功耗和转换频率的线性关系，而TTL电路由于静态功耗大，线性关系不明显可以用等效电容CPD来表征CMOS电路的内部功耗特性：CMOS内部功耗＝CPDV2F等效电容是CMOS电路内部特性的抽象第五十二页，共78页。3.1.6驱动电流功耗数字电路的大部分功耗是驱动电路贡献的。驱动电路主要有以下几种：图腾柱（TotemPole）射级跟随器（EmitterFollower）集电极开路（Opencollector）电流源（CurrentSource)图腾柱是最常见的输出电路形式第五十三页，共78页。动态驱动功耗（1）动态功耗主要取决于负载和输出转换频率例：多个处理器通过CMOS总线访问共享存储器第五十四页，共78页。动态驱动功耗（2）74LVC2245和存储器的IO负载电容最大为8pF，50Ω的传输线的分布电容约为2pF/inch，所以由器件手册求出74LVC2245（A端口）最大驱动时的输出阻抗：第五十五页，共78页。动态驱动功耗（3）综合以上，A端口驱动的RC上升时间常数为：而上升到90%VOH所需时间为：所以数据转换频率取在30MHz左右，即时钟频率为60MHz是较为合适的，此时每个驱动管脚的功耗为：而16个IO的一个封装的功耗则为：第五十六页，共78页。3.1.7输出功耗输出功耗主要消耗在端接电阻和上下拉电阻等器件中设上下拉电阻R的一段连接在数据线上，另一端连接在固定电平VT上，则输出为高、低电平时此电阻消耗的功率分别为和如果输出固定在使R消耗最大功率的电平上，则R的散热问题一定要考虑第五十七页，共78页。3.1.8功耗小结功耗分为输入功耗、内部功耗、驱动电流功耗和输出功耗动态功耗和电平转换速度成正比关系重负载的驱动电流功耗,是功耗中比例最大的部分第五十八页，共78页。3.3封装封装的变迁引线电感引线电容散热小结第五十九页，共78页。3.3.1封装的变迁（1）封装形式通孔型封装：DIP，PGA表面安装型：PLCC，SOIC，SOP，SOT，QFP，BGA，QFN，CSP封装材料塑料陶瓷增强散热型（嵌入金属散热片）第六十页，共78页。3.3.1封装的变迁（2）TQFP封装TSSOP封装FCBGA封装SOIC封装第六十一页，共78页。3.3.1封装的变迁（3）更小WCSP封装只比硅片大一点点更密0.5mmballpitchBGA已在手持式设备中普遍应用最大的BGA封装已经超过了1,000个引脚更高速BGA、QFN等封装大大减小了引线电感和电容，提高了IO速度第六十二页，共78页。3.3.1封装的变迁（4）未来逻辑器件的封装选择——QFN第六十三页，共78页。3.3.2引线电感（1）器件IO管脚的连接线在高频下存在电感引线电感是地弹问题的起因例：图腾柱电路输出切换为低时，负载电容放电：第六十四页，共78页。3.3.2引线电感（2）第六十五页，共78页。3.3.2引线电感（3）测量地弹：第六十六页，共78页。3.3.2引线电感（4）如果有N个输出同时切换，则VGND也相应增大N倍VGND的变化表现为噪音，直接叠加在输入上，会导致时钟误触发等问题，使数据产生错误第六十七页，共78页。3.3.2引线电感（5）第六十八页，共78页。3.3.2引线电感（6）对抗措施：改进封装，减小引线电感为输出管脚提供专用电源管脚差分输入第六十九页，共78页。3.3.2引线电感（7）传统封装形式——Wirebond，引线电感较大第七十页，共78页。3.3.2引线电感（8）有效减小引线电感的封装——倒装芯片（flipchip）焊球的引线电感约0.1nH焊球和PCB板之间的热膨胀系数要尽可能相近第七十一页，共78页。3.3.3引线电容（1）某些封装，如TQFP具有较长的平行IO引线，相邻管脚之间的互电容（pF