数字逻辑与数字系统 第二版PPTLec10-2016

第十讲

硬件描述语言基础数字逻辑与数字系统1基本逻辑运算的结构描述2《数字系统设计》微课程基本逻辑运算与结构描述什么是基本逻辑运算

逻辑与、或、非

可以在逻辑与、或、非的基础上组合成任意逻辑运算和算术运算什么是结构描述

用HDL描述电路的一种方法

用一个特定标识符代表具有特定功能的电路加以引用3基本逻辑运算：与运算4x1modulemyand(L,A,B);

endmoduleinput

A,B;outputL;

andx1(L,A,B);基本逻辑运算：或运算modulemyor(L,A,B);

endmodule5x2input

A,B;outputL;

or

x2(L,A,B);基本逻辑运算：非运算6x3modulemynot(L,A);

endmoduleinput

A;outputL;

notx3(L,A);

任意的电路设计，都以module开始，endmodule结束

任意的电路设计，都需要定义端口信号，并明确输入（input），输出(output)等类型

自定义标识符，是大小写敏感的

关键字有特定含义，且都小写

系统自定义了一部分标准电路，如与(and)、或(or)、非(not),相应的关键字可以代表相应的逻辑电路7小结2常用复合逻辑的结构描述8《数字系统设计》微课程

两输入变量与非

逻辑真值表ABL001010111110ABLAB&L与非逻辑符号a)与非运算常用复合逻辑运算与非门的HDL描述10modulemynand(L,A,B);

endmoduleinput

A,B;outputL;

Q:nandx1(L,A,B);Q1:nand

x1(A,B,L);nandx1(L,A,B);BLA

两输入变量或非

逻辑真值表ABL001010111000B≥1AABLL或非逻辑符号b)或非运算常用复合逻辑运算（续）或非门的HDL描述12modulemynor(L,A,B);

endmoduleinput

A,B;outputL;

Q:如何描述三输入或非门norx1(L,A,B);modulemynor(L,A,B,C);

endmoduleinput

A,B,C;outputL;

norx1(L,A,B,C);c)异或逻辑若两个输入变量的值相异，输出为1，否则为0。

异或逻辑真值表ABL000101011110BAL=1ABL异或逻辑符号常用复合逻辑运算（续）异或门的HDL描述14modulemyxor(L,A,B);

endmoduleinput

A,B;outputL;

xorx1(L,A,B);d)同或运算

若两个输入变量的值相同，输出为1，否则为0。同或逻辑真值表ABL001010111001B=ALABL同或逻辑逻辑符号常用复合逻辑运算（续）同或门的HDL描述16modulemyxnor(L,A,B);

endmoduleinput

A,B;outputL;

xnorx1(L,A,B);

常用的系统定义逻辑门包括与非（nand）、或非(nor)、异或(xor)和同或(xnor)

更多的系统定义逻辑门可查询Verilog标准，共计26类

系统定义逻辑门的端口信号顺序总是输出信号在前，输入信号在后，要注意位置对应关系

多输入逻辑门的调用并不改变逻辑门关键字，而只需要在调用时增加端口数量，如andx1(l,a,b); //二输入与门andx2(l,a,b,c,d); //四输入与门小结3组合逻辑电路的结构描述18《数字系统设计》微课程modulemux2to1(a,b,sel,out);

inputa,b,sel;//定义输入信号

outputout;//定义输出信号

wire

selnot，a1,b1;//定义内部节点信号数据类型

//下面对电路的逻辑功能进行描述

not

U1(selnot,sel);

andU2(a1,a,selnot);

andU3(b1,b,sel);

or

U4(out,a1,b1);

endmodule端口类型说明电路结构描述句尾分号模块名数据类型说明module_2to4decoder(A1,A0,E,Y);inputA,B,E;output[3:0]Y;wireA1not,A0not,Enot;notn1(A1not,A1),n2(A0not,A0),n3(Enot,E);nandn4(Y[0],A1not,A0not,Enot),n5(Y[1],A1not,A0,Enot),n6(Y[2],A1,A0not,Enot),n7(Y[3],A1,A0,Enot);endmodule

试用Verilog语言的门级元件描述2线-4线译码器.说明部分功能描述

wire是主要的数据类型之一

除端口信号外的信号必须定义数据类型

端口信号缺省的数据类型为wire

//后跟注释，表示单行注释

总线集总了多位的数据线，用[n-1:0]形式来表达n位总线

总线定义时的形式如：output[3:0]y;

总线可整体使用，如

y=4’b1010;

总线也可部分使用，如s=y[3:2]&y[1:0];4分层次电路的结构描述22《数字系统设计》微课程

4位全加器的层次结构框图分层次的电路设计:在电路设计中，将两个或多个模块组合起来描述电路逻辑功能的设计方法。设计方法：自顶向下和自底向上两种常用的设计方法分层次电路设计方法modulehalfadder(S,C,A,B);

inputA,B;

output

S,C;//Instantiateprimitivegates

xor(S,A,B);

and(C,A,B);endmodule半加器设计方法module

fulladder(S,CO,A,B,CI);

inputA,B,CI;

outputS,CO;

wireS1,D1,D2;//内部节点信号//InstantiatethehalfadderhalfadderHA1(S1,D1,A,B);halfadderHA2(S,D2,S1,CI);

org1(CO,D2,D1);endmodule基于半加器的全加器设计//Descriptionof4-bitfulladdermodule_4bit_adder(S,C3,A,B,C_1);input[3:0]A,B;inputC_1;output[3:0]S;outputC3;wireC0,C1,C2;//InstantiatethefulladderfulladderFA0(S[0],C0,A[0],B[0],C_1),FA1(S[1],C1,A[1],B[1],C0),FA2(S[2],C2,A[2],B[2],C1),FA3(S[3],C3,A[3],B[3],C2);endmodule

基于1位半加器的