数字电子技术第三章自做

数字电子技术第三章自做第一页，共一百一十七页，编辑于2023年，星期三主要内容及学习要求1.熟练掌握小规模组合电路的分析方法和设计方法。2.掌握编码器、译码器、数据选择器、数值比较器、加法器等常用中规模组合逻辑集成器件的基本逻辑功能、实现原理及应用方法。熟练掌握利用译码器和数据选择器实现逻辑函数的方法。3.了解竞争冒险的成因及克服方法。第二页，共一百一十七页，编辑于2023年，星期三

3.1组合逻辑电路的分析与设计方法

对于组合逻辑电路，要讨论两个基本问题:组合逻辑电路输入输出之间的逻辑关系电路分析:电路设计:实际问题实际逻辑电路第三页，共一百一十七页，编辑于2023年，星期三3.1.1组合逻辑电路的分析方法1．组合逻辑电路的特点功能上无记忆：现时的输出仅取决于现时的输入结构上无反馈：电路中只有从输入到输出的正向通路，无回路。

组合逻辑电路的一般框图：

Li=f(A1,A2,…,An)(i=1,2,…,m)第四页，共一百一十七页，编辑于2023年，星期三2．组合逻辑电路的分析步骤

1)、由逻辑图写出各输出端的逻辑表达式；2)、化简和变换逻辑表达式；3)、列出真值表；4)、根据真值表或逻辑表达式，经分析最后确定其功能。第五页，共一百一十七页，编辑于2023年，星期三例3-1分析如图所示逻辑电路的功能。为了写表达式方便，借助中间变量P。1).由逻辑图逐级写出逻辑表达式解：第六页，共一百一十七页，编辑于2023年，星期三4).确定逻辑功能：输入变量A、B、C三个变量不一致时，电路输出为“1”，所以这个电路称为“不一致电路”。2).化简与变换3).列写真值表。

01111110111011101001110010100000CBA第七页，共一百一十七页，编辑于2023年，星期三

2．组合逻辑电路的设计方法“最小化”电路不一定是“最佳化”电路，必须从经济指标和速度、功耗等多个指标综合考虑，才能设计出最佳电路。工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有以下几个方面：①所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最简单。这样的电路称“最小化”电路。②满足速度要求，应使级数尽量少，以减少门电路的延迟。③功耗小，工作稳定可靠。第八页，共一百一十七页，编辑于2023年，星期三1）、根据对电路逻辑功能的要求，列出真值表；2）、由真值表写出逻辑表达式；3）、化简和变换逻辑表达式；(代数法和卡诺图法)4）、画出逻辑图。组合逻辑电路的设计步骤第九页，共一百一十七页，编辑于2023年，星期三例3.1.2设计一个三人表决电路，结果按“少数服从多数”的原则决定。1).由设计要求建立该逻辑函数的真值表设：三人的意见为变量A、B、C，

同意为逻辑“1”；不同意为逻辑“0”。表决结果为函数L：通过为逻辑“1”；没通过为逻辑“0”。列出真值表如右表所示。11101000111011101001110010100000CBA解：2).由真值表写出逻辑表达式：该逻辑式不是最简。

第十页，共一百一十七页，编辑于2023年，星期三3）化简。卡诺图法。逻辑函数对应卡诺图，如图所示。最简与—或表达式：

4）画出逻辑图如图3-4，3-5所示。图3-3卡诺图如果要求用与非门实现该逻辑电路，就应将表达式转换成与非—与非表达式：第十一页，共一百一十七页，编辑于2023年，星期三例3.1.3：设计一个电话机信号控制电路。电路有I0（火警）、I1（盗警）和I2（日常业务）三种输入信号，通过排队电路分别从L0、L1、L2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路7400（每片含4个2输入端与非门）实现。

第十二页，共一百一十七页，编辑于2023年，星期三解：1）列真值表：输入：有信号“1”；没有“0”。输出：允许通过“1”；不允许“0”。2）由真值表写出逻辑表达式：输入输出I0

I1

I2L0

L1

L2

0001××01×001000100010001第十三页，共一百一十七页，编辑于2023年，星期三3）化简。根据要求，将上式转换为与非表达式：4）画出逻辑图如图3-6所示，可用两片集成与非门7400来实现。

第十四页，共一百一十七页，编辑于2023年，星期三例3-4：设计一个将余3码变换成8421BCD码的组合逻辑电路。解：

1）根据题目要求，列出真值表如表3-4所示。输入（余3码）输出（8421码）A3

A2

A1

A0L3

L2

L1

L000110100010101100111100010011010101111000000000100100011010001010110011110001001表3-4余3码变换成8421BCD码的真值表

第十五页，共一百一十七页，编辑于2023年，星期三2）化简。4输出变量卡诺图，如图所示。注意余3码中有6个无关项，应充分利用，使其逻辑函数尽量简单。第十六页，共一百一十七页，编辑于2023年，星期三输入（余3码）输出（8421码）A3

A2

A1

A0L1

00110100010101100111100010011010101111000011001100第十七页，共一百一十七页，编辑于2023年，星期三第十八页，共一百一十七页，编辑于2023年，星期三化简后得到的逻辑表达式为：第十九页，共一百一十七页，编辑于2023年，星期三图3-8余3码变换成8421BCD码的逻辑图3）由逻辑表达式画出逻辑图如图3-8所示。第二十页，共一百一十七页，编辑于2023年，星期三组合逻辑电路的分析步骤

1)、由逻辑图写出各输出端的逻辑表达式；2)、化简和变换逻辑表达式；3)、列出真值表；4)、根据真值表或逻辑表达式，经分析最后确定其功能。第二十一页，共一百一十七页，编辑于2023年，星期三1）、根据对电路逻辑功能的要求，列出真值表；2）、由真值表写出逻辑表达式；3）、对逻辑表达式进行化简和变换；(代数法和卡诺图法)4）、画出逻辑图。组合逻辑电路的设计步骤第二十二页，共一百一十七页，编辑于2023年，星期三

【例】用门电路设计一个将8421BCD码转换为余3码的变换电路。解：1）分析题意，列真值表。

该电路输入为8421BCD码，输出为余3码，因此它是一个四输入、四输出的码制变换电路，其框图如上图所示。根据两种BCD码的编码关系，列出真值表，如下表所示。由于8421BCD码不会出现1010~1111这六种状态，因此把它视为无关项。

第二十三页，共一百一十七页，编辑于2023年，星期三真值表ABCDE3E2E1E000000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100××××××××××××××××××××××××第二十四页，共一百一十七页，编辑于2023年，星期三2）选择器件，写出输出函数表达式。该电路的化简过程如图(b)所示，首先得出最简与或式，然后进行函数式变换。变换时一方面应尽量利用公共项以减少门的数量，另一方面减少门的级数，以减少传输延迟时间，因而得到输出函数式为第二十五页，共一百一十七页，编辑于2023年，星期三第二十六页，共一百一十七页，编辑于2023年，星期三3）画逻辑电路。第二十七页，共一百一十七页，编辑于2023年，星期三

3.2编码器3.2.1编码器的基本概念及工作原理用文字、符号或数码表示特定对象的过程称为编码。在数字电路中用二进制代码表示有关的信号称为二进制编码。实现编码操作的电路就是编码器。按照被编码信号的不同特点和要求，有二进制编码器、二—十进制编码器、优先编码器之分。

第二十八页，共一百一十七页，编辑于2023年，星期三输入输出

S9

S8

S7

S6

S5

S4S3

S2S1S0

A

B

C

D

GS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011键控8421BCD码编码器真值表例3-5：键控8421BCD码编码器。第二十九页，共一百一十七页，编辑于2023年，星期三由真值表写出逻辑表达式：画出逻辑图，如图所示。第三十页，共一百一十七页，编辑于2023年，星期三

代表输入的十个十进制数符号0～9，低电平有效.即某一按键按下，对应的输入信号为0。输出对应的8421码4个输出端GS为控制使能标志，当按下S0～S9任意一个键时，GS=1，表示有信号输入；当S0～S9均没按下时，GS=0，表示没有信号输入，此时的输出代码0000为无效代码

第三十一页，共一百一十七页，编辑于2023年，星期三3.2.2二进制编码器

用n位二进制代码对N=2n个一般信号进行编码的电路，叫做二进制编码器。例如n=3，可以对8个一般信号进行编码。这种编码器有一个特点：任何时刻只允许输入一个有效信号，不允许同时出现两个或两个以上的有效信号，因而其输入是一组有约束(互相排斥)的变量。现以三位二进制编码器为例，分析编码器的工作原理。其功能真值表见表3-6，输入为高电平有效。

第三十二页，共一百一十七页，编辑于2023年，星期三表3-6编码器真值表输入输出

I0

I1

I2

I3I4

I5I6I7A2

A1

A01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111由真值表写出各输出的逻辑表达式为：

第三十三页，共一百一十七页，编辑于2023年，星期三由真值表写出各输出的逻辑表达式为：

用门电路实现逻辑电路，如图3-12所示。图3-123位二进制编码器第三十四页，共一百一十七页，编辑于2023年，星期三图用或门实现的三位二进制编码器第三十五页，共一百一十七页，编辑于2023年，星期三

优先编码器——允许同时输入两个以上的编码信号，编码器给所有的输入信号规定了优先顺序，当多个输入信号同时出现时，只对其中优先级最高的一个进行编码。优先编码器常用于优先中断系统和键盘编码。3.2.3优先编码器

74148是一种常用的8线-3线优先编码器。其真值表如表3-7所示，其中I0～I7为编码输入端，低电平有效。A0～A2为编码输出端，也为低电平有效，即反码输出。其他功能：（1）EI为使能输入端，低电平有效。（2）优先顺序为I7→I0，即I7的优先级最高，然后是I6、I5、…、I0。（3）GS为编码器的工作标志，低电平有效。（4）EO为使能输出端，高电平有效。第三十六页，共一百一十七页，编辑于2023年，星期三表3-774148优先编码器真值表

输入输出EI

I0

I1

I2

I3I4

I5I6I7A2

A1

A0

GS

EO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101使能输入端低电平有效使能输出端高电平有效编码器的工作标志，低电平有效第三十七页，共一百一十七页，编辑于2023年，星期三其逻辑图如图3-11所示。

图3-1174148优先编码器的逻辑图第三十八页，共一百一十七页，编辑于2023年，星期三1．编码器的扩展集成编码器的输入输出端的数目都是一定的，利用编码器的输入\输出使能端EI\EO和优先编码工作标志GS，可以扩展编码器的输入输出端。3.2.4编码器的应用第三十九页，共一百一十七页，编辑于2023年，星期三图3-12串行扩展实现的16线—4线优先编码器片1的EO作为电路总的输出使能端；片2的EI作为电路总的输入使能端，在本电路中接0，处于允许编码状态。片2的EO接片1的输入使能端EI，控制片1工作。两片的工作标志GS相与，作为总的工作标志GS端。当片2没有信号输入，即X8～X15全为1时，GS2=1（即Y3=1），EO2=0（即EI1=0），片1处于允许编码状态。设此时X5=0，则片1的输出为A2A1A0=010，由于片2输出A2A1A0=111，所以总输出Y3Y2Y1Y0=1010。当片2有信号输入，EO2=1（即EI1=1），片1处于禁止编码状态。设此时X12=0（即片2I4=0），则片2的输出为A2A1A0=011，且GS2=0。由于片1输出A2A1A0=111，所以总输出Y3Y2Y1Y0=0011第四十页，共一百一十七页，编辑于2023年，星期三电路的工作原理为：

当片2没有信号输入，即X8～X15全为1时，GS2=1（即Y3=1），EO2=0（即EI1=0），片1处于允许编码状态。设此时X5=0，则片1的输出为A2A1A0=010，由于片2输出A2A1A0=111，所以总输出Y3Y2Y1Y0=1010。当片2有信号输入，EO2=1（即EI1=1），片1处于禁止编码状态。设此时X12=0（即片2I4=0），则片2的输出为A2A1A0=011，且GS2=0。由于片1输出A2A1A0=111，所以总输出Y3Y2Y1Y0=0011。第四十一页，共一百一十七页，编辑于2023年，星期三2．8421BCD编码器

图3-1574148组成8421BCD编码器

当I9、I8无输入（即I9、I8均为高电平）时，与非门G4的输出Y3=0，同时使EI=0，允许74148工作，对输入I0～I7进行编码。如I5=0，则A2A1A0=010，经门G1、G2、G3处理后，Y2Y1Y0=101，所以总输出Y3Y2Y1Y0=0101。这正好是5的8421BCD码。

当I9或I8有输入（低电平）时，与非门G4的输出Y3=1，同时使EI=1，禁止74148工作，使A2A1A0=111。如果此时I9=0，总输出Y3Y2Y1Y0=1001。如果I8=0，总输出Y3Y2Y1Y0=1000。正好是9和8的8421BCD码。第四十二页，共一百一十七页，编辑于2023年，星期三3.3.1译码器的基本概念及工作原理

3.3译码器译码器——将输入的某个二进制代码转换成特定的高低电平信号。全译码器——假设译码器有n个输入信号和N个输出信号，如果N=2n，就称为全译码器。常见的全译码器有：2—4线译码器、3—8线译码器、4—16线译码器等。部分译码器——如果N＜2n，称为部分译码器，如二一十进制译码器（也称作4线—10线译码器）等。第四十三页，共一百一十七页，编辑于2023年，星期三输入输出EI

A

BY0

Y1

Y2

Y31××00000101001111110111101111011110表3-82线—4线译码器功能表A、B为地址输入端，A为高位，低电平有效使能端状态信号输出端，低电平有效由表3-8可写出各输出函数表达式：

第四十四页，共一百一十七页，编辑于2023年，星期三由表3-8可写出各输出函数表达式：

用门电路实现2线—4线译码器的逻辑电路如图3-14所示。

图3-142线—4线译码器逻辑图第四十五页，共一百一十七页，编辑于2023年，星期三注意：可以看出，当EI=0时，2—4译码器的输出函数分别为：如果用表示i端的输出，mi表示输入地址变量A、B的一个最小项，则输出函数可写成结论：译码器的每一个输出函数对应输入变量的一组取值，当使能端有效(EI=0)时，它正好是输入变量最小项的非。因此变量译码器也称为最小项发生器。第四十六页，共一百一十七页，编辑于2023年，星期三3.3.2集成译码器图3-1574138集成译码器逻辑图输入端输出端使能输入端第四十七页，共一百一十七页，编辑于2023年，星期三表3-93线—8线译码器74138功能表

输入输出G1

G2A

G2BA2

A1

A0Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111111110第四十八页，共一百一十七页，编辑于2023年，星期三如果用表示i端的输出，则输出函数为

可见，当使能端有效(E=1)时，每个输出函数也正好等于输入变量最小项的非。二进制译码器的应用很广，典型的应用有以下几种：①实现存储系统的地址译码；②实现逻辑函数；③带使能端的译码器可用作数据分配器或脉冲分配器。第四十九页，共一百一十七页，编辑于2023年，星期三3.3.3译码器的应用1．译码器的扩展

图3-16两片74138扩展为4线—16线译码器利用译码器的使能端扩展译码器的容量第五十页，共一百一十七页，编辑于2023年，星期三其工作原理为：当E＝1时，两个译码器都禁止工作，输出全1；当E＝0时，译码器工作。如果A3=0，高位片禁止，低位片工作，输出Y0～Y7由输入二进制代码A2A1A0决定；如果A3=1，低位片禁止，高位片工作，输出Y8～Y15由输入二进制代码A2A1A0决定。从而实现了4线—16线译码器功能。图3-16两片74138扩展为4线—16线译码器第五十一页，共一百一十七页，编辑于2023年，星期三2．实现组合逻辑电路

由于译码器的每个输出端分别与一个最小项相对应，因此辅以适当的门电路，便可实现任何组合逻辑函数。第五十二页，共一百一十七页，编辑于2023年，星期三例3.3.1试用译码器和门电路实现逻辑函数解：1).将逻辑函数转换成最小项表达式，再转换成与非—与非形式。2)该函数有三个变量，所以选用3线—8线译码器74138。用一片74138加一个与非门就可实现逻辑函数L，逻辑图如图3-17所示。因为译码器输出每一项为最小项的非第五十三页，共一百一十七页，编辑于2023年，星期三例3.3.2某组合逻辑电路的真值表如表3-10所示，试用译码器和门电路设计该逻辑电路。输入输出A

B

CL

F

G000001010011100101110111001100101010101010011100解：（1）写出各输出的最小项表达式，再转换成与非—与非形式。

第五十四页，共一百一十七页，编辑于2023年，星期三（2）选用3线—8线译码器74138。设A=A2、B=A1、C=A0。将L、F、G的逻辑表达式与74138的输出表达式相比较，有：可见，用译码器实现多输出逻辑函数时，优点更明显。第五十五页，共一百一十七页，编辑于2023年，星期三3．构成数据分配器

数据分配器——将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。它的作用与图3-19所示的单刀多掷开关相似。由于译码器和数据分配器的功能非常接近，所以译码器一个很重要的应用就是构成数据分配器。图3-19第五十六页，共一百一十七页，编辑于2023年，星期三例3.3.3用译码器设计一个“1线-8线”数据分配器。解：可用唯一地址译码器实现。用74138作为数据分配器的逻辑原理图如图3-20所示。将接低电平，作为使能端，和作为选择通道地址输入，作为数据输入。例如，当，时，由74138的功能表（表3-9）可得

而其余输出端均为高电平。因此，当地址时，只有输出端得到与输入相同的数据波形。如果我们将作为数据输入，那么结果将如何哪？74138译码器作为数据分配器的功能表如表3-11所示。

第五十七页，共一百一十七页，编辑于2023年，星期三选择通道地址输入思考：如果我们将作为数据输入，那么结果将如何哪？例3.3.3用译码器设计一个“1线-8线”数据分配器。第五十八页，共一百一十七页，编辑于2023年，星期三表3-11数据分配器功能表

地址选择信号输出A2

A1

A0000001010011100101110111D=D0D=D1D=D2D=D3D=D4D=D5D=D6D=D7第五十九页，共一百一十七页，编辑于2023年，星期三3.3.4数字显示译码器

数字显示器——能够显示数字、字母或符号的器件。数字显示译码器——能把数字量翻译成数字显示器所能识别的信号的译码器。常用的数字显示器有多种类型。按显示方式分，有字型重叠式、点阵式、分段式等。按发光物质分，有半导体显示器，又称发光二极管(LED)显示器、荧光显示器、液晶显示器、气体放电管显示器等。目前应用最广泛的是由发光二极管构成的七段数字显示器。第六十页，共一百一十七页，编辑于2023年，星期三1．七段数字显示器原理（a）显示器（b）段组合图图3-21七段数字显示器及发光段组合图第六十一页，共一百一十七页，编辑于2023年，星期三按内部连接方式不同，七段数字显示器分为共阴极和共阳极两种。如图3-22所示。

（a）共阳极接法（b）共阴极接法图3-22半导体数字显示器的内部接法半导体显示器的优点是工作电压较低（1.5～3V）、体积小、寿命长、亮度高、响应速度快、工作可靠性高。缺点是工作电流大，每个字段的工作电流约为10mA左右。第六十二页，共一百一十七页，编辑于2023年，星期三2．七段显示译码器7448

七段显示译码器7448是一种与共阴极数字显示器配合使用的集成译码器，如图3-23所示，它的功能是将输入的4位二进制代码转换成显示器所需要的七个段信号a～g。图3-23七段显示译码器7448译码输出端试灯输入端灭零输入端特殊控制端第六十三页，共一百一十七页，编辑于2023年，星期三功能（输入）输入输入/输出输出显示字形LT

RBIA3

A2

A1

A0BI/RBOa

b

c

d

e

f

g0123456789101112131415灭灯灭零试灯111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××100×0000000100100011010001010110011110001001101010111100110111101111××××0000××××11111111111111110011111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101100011110000000000000000000001111111正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l～15的二进制码（0001～1111）进行译码，产生对应的七段显示码。当输入RBI=0，而输入为0的二进制码0000时，则译码器的a～g输出全0，使显示器全灭；只有当RBI=1时，才产生0的七段显示码。所以RBI称为灭零输入端。当LT=0时，无论输入怎样，a～g输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。LT称为试灯输入端。第六十四页，共一百一十七页，编辑于2023年，星期三其功能为：（1）正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l～15的二进制码（0001～1111）进行译码，产生对应的七段显示码。（2）灭零。当输入RBI=0，而输入为0的二进制码0000时，则译码器的a～g输出全0，使显示器全灭；只有当RBI=1时，才产生0的七段显示码。所以RBI称为灭零输入端。（3）试灯。当LT=0时，无论输入怎样，a～g输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。LT称为试灯输入端。（4）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。第六十五页，共一百一十七页，编辑于2023年，星期三作输入使用时，如果BI=0时，不管其他输入端为何值，a～g均输出0，显示器全灭。因此BI称为灭灯输入端。作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO又称为灭零输出端。将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。在多位十进制数码显示时，整数前和小数后的0是无意义的，称为“无效0”。在图3-24所示的多位数码显示系统中，就可将无效0灭掉。第六十六页，共一百一十七页，编辑于2023年，星期三图3-24多位数码显示系统从图中可见，由于整数部分7448除最高位的RBI接0、最低位的RBI接1外，其余各位的RBI均接受高位的RBO输出信号。所以整数部分只有在高位是0，而且被熄灭时，低位才有灭零输入信号。同理，小数部分除最高位的RBI接1、最低位的RBI接0外，其余各位均接受低位的RBO输出信号。所以小数部分只有在低位是0、而且被熄灭时，高位才有灭零输入信号。从而实现了多位十进制数码显示器的“无效0消隐”功能。第六十七页，共一百一十七页，编辑于2023年，星期三3.4数据选择器3.4.1数据选择器的基本概念及工作原理

数据选择器——根据地址选择码从多路输入数据中选择一路，送到输出。它的作用与图3-25所示的单刀多掷开关相似。

图3-25数据选择器示意图

第六十八页，共一百一十七页，编辑于2023年，星期三四选一数据选择器的功能表

输入输出GA1

A0D3

D2

D1

D0Y1××××××0000×××0×××1D001××0×××1×D110×0×××1××D2110×××1×××D3第六十九页，共一百一十七页，编辑于2023年，星期三根据功能表，可写出输出逻辑表达式由逻辑表达式画出逻辑图如图3-26所示。

图3-264选1数据选择器的逻辑图第七十页，共一百一十七页，编辑于2023年，星期三（a）逻辑图（b）引脚图图3-2774151数据选择器3.4.2集成数据选择器74151

数据输入端地址输入端使能输入端第七十一页，共一百一十七页，编辑于2023年，星期三表3-1474151的功能表

输入输出使能地址选择YGA2A1A0100000000×××0000010100111001011101110D0D1D2D3D4D5D6D7第七十二页，共一百一十七页，编辑于2023年，星期三3.4.3数据选择器的应用

1．数据选择器的通道扩展

作为一种集成器件，最大规模的数据选择器是16选1。如果需要更大规模的数据选择器，可进行通道扩展。用两片74151和3个门电路组成的16选1的数据选择器电路如图3-28所示。第七十三页，共一百一十七页，编辑于2023年，星期三图3-28用两片74151组成的16选1数据选择器的逻辑图第七十四页，共一百一十七页，编辑于2023年，星期三2．实现组合逻辑函数1）当逻辑函数的变量数l等于数据选择器的地址输入端数n时例3.4.1试用8选1数据选择器74151实现逻辑函数解：①将逻辑函数转换成最小项表达式，作出逻辑函数L的真值表如表3-15所示。②将输入变量接至数据选择器的地址输入端，即A=A2，B=A1，C=A0。输出变量接至数据选择器的输出端，即L=Y。将逻辑函数L的最小项表达式与74151的功能表相比较，显然，L式中出现的最小项，对应的数据输入端应接1，L式中没出现的最小项，对应的数据输入端应接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。注意用译码器也实现同样功能对比数据选择器的函数式就可以知道第七十五页，共一百一十七页，编辑于2023年，星期三表3-15L的真值表

图3-29例3.4.1逻辑图A

B

CL00000101001110010111011100010111注意地址高低位对应当逻辑函数的变量数l小于数据选择器的地址输入端数n时,怎么做？第七十六页，共一百一十七页，编辑于2023年，星期三2)l＞n的情况

当逻辑函数的变量数l大于数据选择器的地址输入端数n时，不能采用上面所述的简单方法。如果从l个输入变量中选择n个直接作为地址输入，那么，多余的(l-n)个变量就要反映到数据选择器的数据输入Di端，即Di是多余输入变量的函数，简称余函数。因此设计的关键是如何求出函数Di。确定余函数Di可以采用代数法或降维K图法。第七十七页，共一百一十七页，编辑于2023年，星期三【例】试用4选1数据选择器实现三变量函数：解：①首先选择地址输入，令A1A0=AB，则多余输入变量为C，余函数Di=f(c)。②确定余函数Di。用代数法将F的表达式变换为与Y相应的形式：将F与Y对照可得第七十八页，共一百一十七页，编辑于2023年，星期三将F与Y对照可得图4–23例4-7之逻辑图第七十九页，共一百一十七页，编辑于2023年，星期三3.数据选择器的其他应用数据选择器的应用很广，典型应用还有以下几个方面：1）在数据传输时实现并—串转换。2）产生序列信号。3）作数据选择，以实现多路信号分时传送。第八十页，共一百一十七页，编辑于2023年，星期三11011001+举例：A=1101,B=1001,计算A+B0110100113.5加法器

第八十一页，共一百一十七页，编辑于2023年，星期三加法运算的基本规则：（1）逢二进一。（2）最低位是两个数最低位的相加，不需考虑进位。（3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和向高位的进位。第八十二页，共一百一十七页，编辑于2023年，星期三3.5.1加法器的基本概念及工作原理

半加器和全加器是算术运算电路中的基本单元，它们是完成1位二进制数相加的一种组合逻辑电路。1．半加器半加运算不考虑从低位来的进位器输入输出被加数A加数B和数S进位数C0001101100101001表3-16半加器的真值表

只考虑了两个加数本身，而没有考虑由低位来的进位，第八十三页，共一百一十七页，编辑于2023年，星期三由真值表可直接写出输出逻辑函数表达式图3-30由异或门和与门组成的半加器逻辑图第八十四页，共一百一十七页，编辑于2023年，星期三如果想用与非门组成半加器，则将上式用代数法变换成与非形式：

图3-31与非门组成的半加器图3-32半加器的符号逻辑图第八十五页，共一百一十七页，编辑于2023年，星期三2．全加器

相加过程中，既考虑加数、被加数,又考虑低位的进位位。输入输出AiBiCi-1SiCi0000010100111001011101110010100110010111Ai：被加数；Bi：加数；Ci-1：相邻低位的进位；Si：本位和；Ci：向相邻高位的进位。第八十六页，共一百一十七页，编辑于2023年，星期三由真值表直接写出Si和Ci的输出逻辑函数表达式，再经代数法化简和转换得：

输入输出AiBiCi-1SiCi0000010100111001011101110010100110010111第八十七页，共一百一十七页，编辑于2023年，星期三逻辑电路如图3-33（a）所示。图3-33（b）所示为全加器的代表符号。

第八十八页，共一百一十七页，编辑于2023年，星期三图3-344位串行进位加法器要进行多位数相加，最简单的方法是将多个全加器进行级联，称为串行进位加法器。两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送到相应全加器的输入端进位数串行传送全加器的个数等于相加数的位数最低位全加器的Ci-1端应接03.5.2多位数加法器第八十九页，共一百一十七页，编辑于2023年，星期三串行进位加法器的优缺点：优点是电路比较简单缺点是速度比较慢。因为进位信号是串行传递，图3-34中最后一位的进位输出C3要经过四位全加器传递之后才能形成。如果位数增加，传输延迟时间将更长，工作速度更慢。

第九十页，共一百一十七页，编辑于2023年，星期三3.5.3快速进位集成4位加法器74283

74283是一种典型的快速进位的集成加法器。首先介绍快速进位的概念及实现快速进位的思路。重新写出全加器Si和Ci的输出逻辑表达式：（3-8）（3-9）

第九十一页，共一百一十七页，编辑于2023年，星期三考察进位信号Ci的表达式，可见：当Ai=Bi=1时，AiBi=1，得Ci=1，即产生进位。所以定义Gi=AiBi，Gi称为产生变量。当，则AiBi=0，得Ci=Ci-1，即低位的进位信号能传送到高位的进位输出端。所以定义，Pi称为传输变量。将Gi和Pi代入式（3-8）和式（3-9），得：

（3-10）（3-11）

Gi和Pi都只与被加数Ai和加数Bi有关，而与进位信号无关。第九十二页，共一百一十七页，编辑于2023年，星期三由式（3-11）得各位进位信号的逻辑表达式如下：

（3-12a）

（3-12b）

（3-12c）（3-12d）由式（3-12）可以看出：各位的进位信号都只与Gi、Pi和C-1有关，而C-1是向最低位的进位信号，其值为0，所以各位的进位信号都只与被加数Ai和加数Bi有关，它们是可以并行产生的，从而可实现快速进位。第九十三页，共一百一十七页，编辑于2023年，星期三（b）引脚图图3-35集成4位加法器74283（a）逻辑图

第九十四页，共一百一十七页，编辑于2023年，星期三

【例】试采用四位加法器完成余3码到8421BCD码的转换。

解：因为对于同样一个十进制数，余3码比相应的8421BCD码多3，因此要实现余3码到8421BCD码的转换，只需从余3码减去(0011)即可。由于0011各位变反后成为1100（反码），再加1，即为1101（补码），因此，减(0011)同加(1101)等效。所以，在四位加法器的A3~A0接上余3码的四位代码，B3、B2、B1、B0上接固定代码1101，就能实现转换，其逻辑电路如图4-36所示。利用加法器还可以实现8421BCD码相加。第九十五页，共一百一十七页，编辑于2023年，星期三图全加器构成的余3码到8421BCD码的转换第九十六页，共一百一十七页，编辑于2023年，星期三

【例】用四位加法器构成一位8421BCD码加法器。解：两个用BCD码表示的数字相加，并以BCD码给出其和的电路称为BCD码加法器。两个一位十进制数相加，若考虑低位的进位，其和应为0~19。8421BCD码加法器的输入、输出都应用8421BCD码表示，而四位二进制加法器是按二进制数进行运算的，因此必须将输出的二进制数(和数)进行等值变换。表4-17列出了与十进制数0~19相应的二进制数及8421BCD码。从表中看出，当和小于等于9时不需要修正，当和大于9时需要加6(0110)修正，即当和大于9时，二进制和数加6(0110)才等于相应的8421BCD码。从表中还看出，当和大于9时，D10=1，因此可以用D10来控制是否需要修正，即D10=1时，和加6，D10=0时则不加。第九十七页，共一百一十七页，编辑于2023年，星期三表十进制数0~19与相应的二进制数及8421BCD码

第九十八页，共一百一十七页，编辑于2023年，星期三D10可以据表求出：当B4=1时，D10一定为1；当B4=0，B3B2B1B0从1010到1111时，D10=1。故可求得下图表示用2片四位二进制全加器完成两个一位8421BCD码的加法运算电路，第Ⅰ片完成二进数相加的操作，第Ⅱ片完成和的修正操作。图中，第一片输出的二进制数为C4、S3、S2、S1、S0，第二片完成和的修正操作，根据上式可求得8421BCD码的进位输出为第九十九页，共一百一十七页，编辑于2023年，星期三图4–37一位8421BCD码加法器第一百页，共一百一十七页，编辑于2023年，星期三3.6组合逻辑电路中的竞争冒险

实际上，在分析和设计组合逻辑辑电路时，由于延迟时间的存在，当一个输入信号经过多条路径传送后又重新会合到某个门上，由于不同路径上门的级数不同，或者门电路延迟时间的差异，导致到达会合点的时间有先有后，称为竞争;从而产生瞬间的错误输出,称为竞争冒险。第一百零一页，共一百一十七页，编辑于2023年，星期三1．产生竞争冒险的原因所示的电路中，逻辑表达式为，理想情况下，输出应恒等于0。但是由于G1门的延迟时间tpd，下降沿到达G2门的时间比A信号上升沿晚1tpd，因此，使G2输出端出现了一个正向窄脉冲，如图3-39（b）所示，通常称之为“1冒险”。

（a）逻辑图（b）波形图图3-36产生1冒险第一百零二页，共一百一十七页，编辑于2023年，星期三所示电路中，由于G1门的延迟时间tpd，会使G2输出端出现了一个负向窄脉冲，如图3-40（b）所示，通常称之为“0冒险”。

（a）逻辑图（b）波形图图3-37产生0冒险第一百零三页，共一百一十七页，编辑于2023年，星期三

“0冒险”和“1冒险”统称冒险，是一种干扰脉冲，人们形象地称其为毛刺，有可能引起后级电路的错误动作。产生冒险的原因是由于一个门（如G2）的两个互补的输入信号分别经过两条路径传输，由于延迟时间不同，而到达的时间不同。这种现象称为竞争。第一百零四页，共一百一