第四章存储器

第四章存储器第一页，共九十七页，编辑于2023年，星期五第四章存储器

4.1概述

4.2主存储器

4.3高速缓冲存储器►

4.4辅助存储器第二页，共九十七页，编辑于2023年，星期五

4.1概述4.1.1存储器分类

4.1.2存储器的层次结构第三页，共九十七页，编辑于2023年，星期五4.1.1存储器分类1按存储介质分类（1）半导体存储器（2）磁表面存储器TTL、MOS磁头、载磁体（3）磁芯存储器硬磁材料、环状元件（4）光盘存储器激光、磁光材料易失非易失第四页，共九十七页，编辑于2023年，星期五2按存取方式分类（1）存取时间与物理地址无关（随机访问）随机存储器在程序的执行过程中可读可写只读存储器在程序的执行过程中只读

（2）存取时间与物理地址有关（串行访问）顺序存取存储器磁带直接存取存储器磁盘第五页，共九十七页，编辑于2023年，星期五3按在计算机中的作用分类存储器主存储器辅助存储器RAMROM静态RAM动态RAMMROMPROMEPROMEEPROMFlashMemory高速缓冲存储器（Cache）磁盘、磁带、光盘第六页，共九十七页，编辑于2023年，星期五4.1.2存储器的层次结构1存储器三个主要特性的关系CPU辅存速度容量价格/位快小高慢低大CPU主机寄存器缓存主存磁盘光盘磁带第七页，共九十七页，编辑于2023年，星期五（2）缓存-主存层次和主存-辅存层次辅存CPU主存缓存10ns20ns200nsms（速度）（容量）缓存-主存主存-辅存虚拟存储器虚地址逻辑地址主存储器实地址物理地址第八页，共九十七页，编辑于2023年，星期五4.2主存储器4.2.1概述4.2.2半导体存储芯片简介4.2.3随机存取存储器（RAM）4.2.4只读存储器（ROM）4.2.5存储器与CPU的连接4.2.6存储器的校验4.2.7提高访存速度的措施第九页，共九十七页，编辑于2023年，星期五4.2.1概述1主存的基本组成存储体驱动器译码器MAR读写电路MDR控制电路……………数据总线读写地址总线第十页，共九十七页，编辑于2023年，星期五2主存和CPU的关系CPU主存MDRMAR数据总线地址总线读写第十一页，共九十七页，编辑于2023年，星期五3主存中存储单元地址的分配高位字节地址为字地址低位字节地址为字地址10621198754310字节地址字地址840452301字节地址字地址420按字节寻址按字寻址按字寻址设地址线24根224=16M若字长为16位8M若字长为32位4M第十二页，共九十七页，编辑于2023年，星期五4主存的技术指标（1）存储容量（2）存储速度主存存放二进制代码的总数量存取时间存取周期存储器的访问时间读出时间写入时间连续两次独立的存储器操作（读或写）所需的最小间隔时间（3）存储器的带宽位/秒读周期写周期第十三页，共九十七页，编辑于2023年，星期五4.2.2半导体存储芯片简介1半导体存储芯片的基本结构译码驱动存储矩阵读写电路片选线……地址线读/写控制线……数据线地址线（单向）数据线（双向）芯片容量10141416K*1位1K*4位第十四页，共九十七页，编辑于2023年，星期五存储芯片片选线的作用用16K*1位的存储芯片组成64K*8位的存储器8片16K*1位8片16K*1位8片16K*1位8片16K*1位32片当地址为65535时，此8片的片选有效第十五页，共九十七页，编辑于2023年，星期五地址译码器0读/写控制电路A3A2A1A00,70,015,015,7字线……15…………16*8矩阵位线0……7D0D7……写选通读/2半导体存储芯片的译码驱动方式（1）线选法000000,70,0选通读……07D0D7……第十六页，共九十七页，编辑于2023年，星期五X地址译码器X0Y地址译码器A3A2A1A00,310,031,031,31X31…………32*32矩阵D写读/A4A9A8A7A6A5I/OY0Y31（2）重合法00000000000,310,031,0……0,0读I/O第十七页，共九十七页，编辑于2023年，星期五位线A’T1~T4位线AA’A行地址选择列地址选择写选择读选择读放DINDOUT写放大器写放大器T5T6T7T84.2.3随机存取存储器（RAM）1静态RAM（SRAM）（1）静态RAM基本单元电路T1~T4

触发器T5、T6

行开关T7、T8

列开关T7、T8

一列共用A触发器原端A’触发器非端第十八页，共九十七页，编辑于2023年，星期五1）静态RAM基本电路的读操作位线A’T1~T4位线AA’A行地址选择列地址选择写选择读选择读放DINDOUT写放大器写放大器T5T6T7T8T5、T6开行选T7、T8开列选VAT6T8读放DOUTDOUT第十九页，共九十七页，编辑于2023年，星期五位线A’T1~T4位线AA’A行地址选择列地址选择写选择读选择读放DINDOUT写放大器写放大器T5T6T7T81）静态RAM基本电路的写操作T5、T6开行选T7、T8开列选DIN两个写放（左）DIN反相T7T5A’（右）DINT8T6A第二十页，共九十七页，编辑于2023年，星期五（2）静态RAM芯片举例存储容量1K*4位Intel2114I/O1

I/O2

I/O3

I/O4

……A0A8A9VCCGNDWECSIntel2114外特性第二十一页，共九十七页，编辑于2023年，星期五

②Intel2114RAM矩阵(64×64)读A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组第二十二页，共九十七页，编辑于2023年，星期五15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000

②Intel2114RAM矩阵(64×64)读第二十三页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000

②Intel2114RAM矩阵(64×64)读150311647326348…………第二十四页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………第二十五页，共九十七页，编辑于2023年，星期五15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读0163248CSWE第二十六页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECSCSWE150311647326348…………01632480000000000…………第二十七页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………CSWE150311647326348…………0163248第二十八页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………CSWE150311647326348…………0163248读写电路读写电路读写电路读写电路第二十九页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

②Intel2114RAM矩阵(64×64)读15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000…………CSWE读写电路读写电路读写电路读写电路150311647326348…………0163248I/O1I/O2I/O3I/O4第三十页，共九十七页，编辑于2023年，星期五A3A4A5A6A7A8A0A1A2A915…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写第三十一页，共九十七页，编辑于2023年，星期五15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS第一组第二组第三组第四组0000000000

③Intel2114

RAM矩阵(64×64)写第三十二页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000

③Intel2114

RAM矩阵(64×64)写150311647326348…………第三十三页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码I/O1I/O2I/O3I/O4WECS0000000000150311647326348…………WECS第三十四页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4第三十五页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路第三十六页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O4WECS15…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………WECSI/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路第三十七页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………读写电路读写电路读写电路读写电路I/O1I/O2I/O3I/O4WECS第三十八页，共九十七页，编辑于2023年，星期五第一组第二组第三组第四组

③Intel2114

RAM矩阵(64×64)写I/O1I/O2I/O3I/O415…031…1647…3263…48150311647326348读写电路读写电路读写电路读写电路……………………0163015……行地址译码列地址译码WECS0000000000150311647326348…………I/O1I/O2I/O3I/O4读写电路读写电路读写电路读写电路WECS0163248第三十九页，共九十七页，编辑于2023年，星期五（3）静态RAM读时序高阻数据稳定数据有效ACSDout地址有效地址失效片选失效读周期tRC

地址有效下一次地址有效tRC读时间tA

地址有效数据稳定tAtCO

片选有效数据稳定片选有效tCOtOTD

片选失效输出高阻tOTDtOHA

地址失效后的数据维持时间tOHA第四十页，共九十七页，编辑于2023年，星期五（4）静态RAM写时序ACSDoutWEDin写周期tWC

地址有效下一次地址有效tWC写时间tW

写命令WE的有效时间tWtAW

地址有效片选有效的滞后时tAWtWR

片选失效下一次地址有效tWRtDW

数据稳定WE失tDWtDH

WE失效后的数据维持时间tDH第四十一页，共九十七页，编辑于2023年，星期五2动态RAM（DRAM）（1）动态RAM基本单元电路数据线字线CsTVDDT4读选择写选择写数据读数据预充电信号T3T2T1CgVDD01110读出与原存信息相反写入与输入信息相同0无电流1有电流读出时数据线有电流为“1”写入时Cs充电为“1”放电为“0”第四十二页，共九十七页，编辑于2023年，星期五（2）动态RAM芯片举例1）三管动态RAM芯片（Intel1103）读行地址译码器0011…3131A9A8A7A6A5读写控制电路列地址译码器……0131A0A4A3A2A1单元电路读选择线写选择线读数据线写数据线………………刷新放大器D00000单元电路…00000000读写控制电路D第四十三页，共九十七页，编辑于2023年，星期五2）三管动态RAM芯片（Intel1103）写行地址译码器0011…3131A9A8A7A6A5读写控制电路列地址译码器……0131A0A4A3A2A1单元电路读选择线写选择线读数据线写数据线………………刷新放大器D1111100001…111D读写控制电路第四十四页，共九十七页，编辑于2023年，星期五3）单管动态RAM4116（16K*1位）外特性时序与控制RASCASWE行时钟列时钟写时钟存储单元阵列基准单元行译码列译码器再生放大器列译码器读出放大基准单元存储单元阵列行译码行地址缓存器列地址缓存器数据输入寄存器I/O缓存器数据输出驱动DINDOUT~A0’A6’第四十五页，共九十七页，编辑于2023年，星期五读出放大器读出放大器读出放大器………063……64127………01127128根行线128列选择数据输入I/O缓冲输出驱动DINDOUT读/写线CSCS……4）4116（16K*1位）芯片读原理63…读出放大器读出放大器读出放大器……0I/O缓冲输出驱动DOUT第四十六页，共九十七页，编辑于2023年，星期五读出放大器读出放大器读出放大器………063……64127………01127128根行线128列选择数据输入I/O缓冲输出驱动DINDOUT读/写线CSCS……5）4116（16K*1位）芯片写原理63数据输入I/O缓冲DIN0读出放大器第四十七页，共九十七页，编辑于2023年，星期五（3）动态RAM时序行、列地址分开传送读时序数据DOUT有效写时序数据DIN有效写允许WE有效（低）行地址RAS有效写允许WE有效（高）列地址CAS有效行地址RAS有效列地址CAS有效第四十八页，共九十七页，编辑于2023年，星期五（4）动态RAM刷新1）集中刷新（存取周期为0.5s）以32*32矩阵为例读/写或维持刷新读/写或维持周期序列地址序列tctctctctctctcXVYW01310123967…………39683999013968个周期（1985s）32个周期（16s）刷新时间（2ms）刷新序列“死区”为0.5s*32=16s“死时间率”为32/4000*100%=0.8%第四十九页，共九十七页，编辑于2023年，星期五2）分散刷新（存取周期为1s）以128*128矩阵为例W/RW/RW/RW/RW/RW/RREFREFREFREF0127126tMtRtC刷新间隔128个读写周期tC=tM+tR无“死区”读写刷新存取周期为0.5s+0.5s第五十页，共九十七页，编辑于2023年，星期五3）分散刷新与集中刷新相结合若每隔2ms集中刷新一次将刷新安排在指令译码阶段，不会出现“死区”“死区”为0.5s“死区”为64s若每隔15.6s刷新一行而且每行每隔2ms刷新一次对于128*128的存储芯片（存取周期为0.5s）每行的刷新时间仍为0.5s

第五十一页，共九十七页，编辑于2023年，星期五3动态RAM与静态RAM的比较DRAMSRAM存储原理电容触发器集成度高低芯片引脚少多功耗小大价格低高速度慢快刷新有无主存缓存第五十二页，共九十七页，编辑于2023年，星期五4.2.4只读存储器（ROM）1掩模ROM（MROM）行列选择线交叉处有MOS管为“1”行列选择线交叉处无MOS管为“0”2PROM（一次性编程）行线列线熔丝断为“0”熔丝未断为“1”第五十三页，共九十七页，编辑于2023年，星期五3EPROM（多次性编程）（1）N型沟道浮动栅MOS电路N+N+P基片+++++———SDGSiO2GDSG栅极S源极D漏极D端加正电压形成浮动栅S与D不导通为“0”D端不加正电压不形成浮动栅S与D导通为“1”紫外线全部擦洗第五十四页，共九十七页，编辑于2023年，星期五（2）2716EPROM的逻辑图和引脚A7A0DO0DO1DO2VssVssA8A9VppCSA10PD/ProgrDO7DO3………1241312…………2716PD/Progr功率下降/编程输入端

读出时为低电平控制逻辑数据缓冲区X译码Y译码Y控制128*128存储矩阵…………A0A6A7A10…………PD/ProgrCSDO0DO7…PD/Progr第五十五页，共九十七页，编辑于2023年，星期五4EEPROM（多次性编程）电可擦写局部擦写全部擦写5FlashMemory（快擦型存储器）EPROM价格便宜集成度高EEPROM电可擦洗重写具备RAM功能比E2PROM快第五十六页，共九十七页，编辑于2023年，星期五4.2.5存储器与CPU的连接1存储器容量的扩展（1）位扩展（增加存储字长）用两片1K*4位存储芯片组成1K*8位的存储器10根地址线8根数据线21142114………A0A9D0D7……WECS第五十七页，共九十七页，编辑于2023年，星期五（2）字扩展（增加存储字的数量）用两片1K*8位存储芯片组成2K*8位的存储器11根地址线8根数据线1K*8位1K*8位……D0D7……WE…A0A91……A10CS0CS1第五十八页，共九十七页，编辑于2023年，星期五（3）字、位扩展用8片1K*4位存储芯片组成4K*8位的存储器12根地址线8根数据线1K*41K*41K*41K*41K*41K*41K*41K*4WE……………………A11A10片选译码CS0CS1CS3CS2A0A8A9…D0D7…第五十九页，共九十七页，编辑于2023年，星期五2存储器与CPU的连接（1）地址线的连接（2）数据线的连接（3）读/写线的连接（4）片选线的连接（5）合理选用芯片（6）其他时序、负载第六十页，共九十七页，编辑于2023年，星期五例题4.1设CPU有16根地址线、8根数据线，并用MREQ#作为访存控制信号（低电平有效），用WR#作为读写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K×4位RAM、4K×8位RAM、8K×8位RAM、2K×8位ROM、4K×8位ROM、8K×8位ROM及74ls138译码器和各种门电路，画出CPU与存储器的连接图，要求如下：①主存地址空间分配：6000H~67FFH为系统程序区；6800H~6BFFH为用户程序区。②合理选用上述存储芯片，说明各选几片。③详细画出存储芯片的片选逻辑图。第六十一页，共九十七页，编辑于2023年，星期五例4.1解答过程（1）写出对应的二进制地址码A15A14A13

A11A10A7

A4A3

A00

1

1

0

0

00

0

0

00

0

0

0

0

0…0

1

1

0

0

11

1

1

11

1

1

1

1

12K*8位0

1

1

0

1

00

0

0

00

0

0

0

0

0…0

1

1

0

1

01

1

1

11

1

1

1

1

11K*8位（2）确定芯片的数量及类型ROM1片2K*8位RAM2片1K*4位第六十二页，共九十七页，编辑于2023年，星期五（3）分配地址线0

1

1

0

0

00

0

0

00

0

0

0

0

0…0

1

1

0

0

11

1

1

11

1

1

1

1

10

1

1

0

1

00

0

0

00

0

0

0

0

0…0

1

1

0

1

01

1

1

11

1

1

1

1

1A15A14A13

A11A10A7

A4A3

A02K*8位1K*4位1片ROM2片RAMA10A0~接2K*8位ROM的地址线A9A0~接1K*4位RAM的地址线（4）确定片选信号C

B

A第六十三页，共九十七页，编辑于2023年，星期五例4.1CPU与存储器的连接图2K*8位ROM1K*4位RAM1K*4位RAMA14A15A13A12A11A10A9A0…D7D4D3D0WRMREQ&Y5Y4………………………PD/ProgrG1G2AG2BCBA………第六十四页，共九十七页，编辑于2023年，星期五例4.2假设同前，要求最小4K为系统程序区，相邻8K为用户程序区（1）写出对应的二进制地址码（2）确定芯片的数量及类型1片4K*8位ROM2片4K*8位RAM（3）分配地址线A11~A0接ROM和RAM的地址线（4）确定片选信号第六十五页，共九十七页，编辑于2023年，星期五例4.3设CPU有20根地址线和16根数据线，并用IO/M#作为访存控制信号，RD#为读命令，WR#为写命令。CPU可通过BHE和A0来控制按字节或字两种形式访存（如下表所示）。要求采用图所示芯片，门电路自定。试回答：（1）CPU按字节访问和按字访问的地址范围各是多少？（2）CPU按字节访问时需分奇偶体，且最大64KB为系统程序区，与其相邻的64KB为用户程序区。写出每片存储芯片所对应的二进制地址码。（3）画出对应上述地址范围的CPU与存储芯片的连接图。第六十六页，共九十七页，编辑于2023年，星期五CPU访问形式与BHE和A0的关系BHEA0访问形式00110101字奇字节偶字节不访问Ai

‥‥‥A0PGM#OE#CE#Dj‥‥‥D0‥‥‥‥‥‥64K×8位32K×8位32K×16位GG2A#G2B#CBAY7#Y6#Y5#Y0#74LS138︰︰第六十七页，共九十七页，编辑于2023年，星期五例题4.3CPU与存储芯片的连接图IO/M#A19A18A17A16BHEA0A15A1D15D8D7D0RD#WR#GG2A#G2B#CBAY6#Y5#Y4#Y2#Y1#Y0#＆PGM#OE#CE#WE#OE#CE#WE#OE#CE#ROM1RAM2RAM1PGM#OE#CE#ROM2≥1≥1≥1≥1﹕﹕﹕VCCVCC第六十八页，共九十七页，编辑于2023年，星期五现有2764EPROM（8K*8位），外特性如下：CEOEPGMA12A0…D7D0…CE片选信号OE允许输出PGM可编程端用138译码器及其他门电路（门电路自定）画出CPU和2764的连接图。要求地址为F0000H~FFFFFH，并写出每片2764的地址范围。习题：设CPU有20根地址线，8根数据线。并用IO/M#作访存控制信号。RD#为读命令，WR#为写命令。第六十九页，共九十七页，编辑于2023年，星期五4.2.6存储器的校验1编码的最小距离任意两组合法代码之间二进制位数的最小差异编码的纠错、检错能力与编码的最小距离有关L编码的最小距离D检测错误的位C纠正错误的位数海明码是具有一位纠错能力的编码L=3具有一位纠错能力第七十页，共九十七页，编辑于2023年，星期五2海明码的组成组成海明码的三要素海明码的组成需增添？位检测位检测位的位置？检测位的取值？检测位的取值与该位所在的检测“小组”中承担的奇偶校验任务有关第七十一页，共九十七页，编辑于2023年，星期五各检测位Ci所承担的检测小组为C1检测的g1小组包含第1,3,5,7,9,……C2检测的g2小组包含第2,3,6,7,10,……C4检测的g3小组包含第4,5,6,7,12,……C8检测的g4小组包含第8,9,10,11,12,13,14,15,……gi小组独占第位gi和gj小组共同占第位gi、gj和gl小组共同占第位第七十二页，共九十七页，编辑于2023年，星期五例题按配偶原则配置0011的海明码解：取k=3n=4根据...二进制序号名称1237465C1C2C40110100C1=357=1C2=367=0C4=567=0...0011的海明码为1000011第七十三页，共九十七页，编辑于2023年，星期五例4.4求0101按“偶校验”配置的海明码解：...n=4根据得k=3海明码排序如下:二进制序号名称1237465C1C2C40101010...0101的海明码为0100101第七十四页，共九十七页，编辑于2023年，星期五3海明码的纠错过程形成新的检测位Pi其位数与增添的检测位有关如增添3位（k=3）新的检测位为P4P2P1以k=3为例Pi的取值为P1=1357P2=2367P4=4567对于按“偶校验”配置的海明码不出错时P1=0P2=0P4=0C1C2C4第七十五页，共九十七页，编辑于2023年，星期五解：纠错过程如下P1=1357=0P2=2367=1P4=4567=1无错有错有错P4P2P1=110...第6位出错，可纠正为0100101，故要求传送的信息为0101。✓✓✓✓例4.5（按配偶原则配置）试问要求传送的信息是什么？已知接收到的海明码为0100111第七十六页，共九十七页，编辑于2023年，星期五练习2

写出按偶校验配置的海明码

0101101的纠错过程P1=1357=0P2=2367=0P4=4567=1P4P2P1=100...第四位错，可不纠练习1

按配奇原则配置0011的海明码配奇的海明码为0101011第七十七页，共九十七页，编辑于2023年，星期五4.2.7提高访存速度的措施采用高速器件调整主存结构采用层次结构Cache–主存第七十八页，共九十七页，编辑于2023年，星期五1.单体多字系统W位W位W位W位W位

地址寄存器

主存控制器......单字长寄存器数据寄存器存储体增加存储器的带宽第七十九页，共九十七页，编辑于2023年，星期五2.多体并行系统(1)高位交叉M0……M1……M2M3…………体内地址体号体号地址000000000001001111010000010001011111100000100001101111110000110001111111顺序编址第八十页，共九十七页，编辑于2023年，星期五M0……M1……M2M3…………

体号体内地址地址000000000001000010000011000100000101000110000111111100111101111110111111(2)低位交叉各个体轮流编址第八十一页，共九十七页，编辑于2023年，星期五低位交叉的特点在不改变存取周期的前提下，增加存储器的带宽时间单体访存周期单体访存周期启动存储体0启动存储体1启动存储体2启动存储体3第八十二页，共九十七页，编辑于2023年，星期五

设四体低位交叉存储器，存取周期为T，总线传输周期为τ，为实现流水线方式存取，应满足T＝4τ。连续读取

4个字所需的时间为

T＋(4

－1)τ例题4.6P106第八十三页，共九十七页，编辑于2023年，星期五4.3.1概述4.3.2Cache—主存地址映像4.3.3替换算法4.3高速缓冲存储器第八十四页，共九十七页，编辑于2023年，星期五1问题的提出避免CPU“空等”现象CPU和主存（DRAM）的速度差异CPU缓存主存容量小速度高容量大速度低程序访问的局部性原理4.3.1概述第八十五页，共九十七页，编辑于2023年，星期五2Cache的工作原理（1）主存和缓存的编址~~~~……~~~~……字块0字块0字块1字块1012c-1标记Cache缓存块号主存块号主存储器012m-1字块M-1字块C-1主存块号块内地址n位m位b位M块B个字缓存块号块内地址c位b位C块B个字主存和缓存按块存储块的大小相同B为块长第八十六页，共九十七页，编辑于2023年，星期五（2）命中与非命中缓存共有C块主存共有M块M>>C主存块调入缓存主存块与缓存块建立了对应关系用标记记录与某缓存块建立了对应关系的主存块块号命中未命中主存块未调入缓存主存块与缓存块未建立对应关系第八十七页，共九十七页，编辑于2023年，星期五（3）Cache的命中率CPU欲访问的信息在Cache中的比率命中率与Cache的容量与块长有关一般每块可取4至8个字块长取一个存取周期内从主存调出的信息长度CARY_116体交叉块长取16个存储字IBM370/1684体交叉块长取4个存储字（64位*4=256位）第八十八页，共九十七页，编辑于2023年，星期五(4)Cache–主存系统的效率P111例4.7效率e

与命中率有关

设Cache命中率为h，访问Cache的时间为tc

，访问主存的时间为tm则

e=×100%

tc

h

×

tc+(1－h)×tm