数字逻辑同步计数器实用教案

二、同步(tóngbù)计数器1.同步二进制计数器1）同步二进制加法计数器设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’触发器。应控制触发器的输入端，即将触发器接成T触发器。只有(zhǐyǒu)当低位向高位进位时（即低位全1时再加1），令高位触发器的T=1，触发器翻转，计数加1。第1页/共36页第一页，共36页。二、同步(tóngbù)计数器1.同步(tóngbù)二进制计数器1）同步(tóngbù)二进制加法计数器3位二进制同步(tóngbù)加法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程：时钟方程：第2页/共36页第二页，共36页。时序(shíxù)图FF0每输入一个(yīɡè)时钟脉冲翻转一次FF1在Q0=1时，在下一个(yīɡè)CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。第3页/共36页第三页，共36页。电路图由于(yóuyú)没有无效状态,电路能自启动。推广(tuīguǎng)到n位二进制同步加法计数器驱动(qūdònɡ)方程输出方程第4页/共36页第四页，共36页。2）同步(tóngbù)二进制减法计数器设计思想：同步(tóngbù)计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’触发器。应控制触发器的输入端，即将触发器接成T触发器。只有当低位向高位借位时（即低位全0时再减1），令高位触发器的T=1，触发器翻转，计数减1。为此，只要将二进制加法计数器的输出由Q端改为端,便成为同步(tóngbù)二进制减法计数器了。第5页/共36页第五页，共36页。3位二进制同步(tóngbù)减法计数器选用3个CP下降沿触发的JK触发器，分别(fēnbié)用FF0、FF1、FF2表示。状态图输出(shūchū)方程：时钟方程：第6页/共36页第六页，共36页。时序(shíxù)图FF0每输入(shūrù)一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来(dàolái)时翻转。FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。第7页/共36页第七页，共36页。电路图由于没有无效(wúxiào)状态，电路能自启动。推广到n位二进制同步(tóngbù)减法计数器驱动(qūdònɡ)方程输出方程第8页/共36页第八页，共36页。3位二进制同步(tóngbù)可逆计数器设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。输出(shūchū)方程第9页/共36页第九页，共36页。电路图第10页/共36页第十页，共36页。4位集成(jíchénɡ)二进制同步加法计数器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CTT=CTP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CTT·CTP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用(cǎiyòng)同步清零方式。第11页/共36页第十一页，共36页。选用4个CP下降(xiàjiàng)沿触发的JK触发器，用FF0、FF1、FF2、FF3表示。状态图输出(shūchū)方程：时钟(shízhōng)方程：十进制同步加法计数器第12页/共36页第十二页，共36页。状态方程000111100000×10100×01101××1000××nnQQ23nnQQ01(d)13+nQ的卡诺图第13页/共36页第十三页，共36页。电路图比较(bǐjiào)得驱动方程将无效状态1010～1111分别代入状态方程进行计算，可以验证(yànzhèng)在CP脉冲作用下都能回到有效状态，电路能够自启动。第14页/共36页第十四页，共36页。第15页/共36页第十五页，共36页。十进制同步(tóngbù)减法计数器选用(xuǎnyòng)4个CP下降沿触发的JK触发器，用FF0、FF1、FF2、FF3表示。状态图输出(shūchū)方程：时钟方程：第16页/共36页第十六页，共36页。状态方程次态卡诺图第17页/共36页第十七页，共36页。比较(bǐjiào)得驱动方程将无效状态1010～1111分别(fēnbié)代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。电路图第18页/共36页第十八页，共36页。集成十进制同步(tóngbù)加法计数器74LS160主要功能与74LS161基本相同，只是(zhǐshì)实现十进制计数。功能表和进位信号如下。CO=CTTQ3Q0=Q3Q0第19页/共36页第十九页，共36页。2）集成(jíchénɡ)十进制同步加/减计数器74LS19074190是单时钟集成十进制同步可逆计数器，其引脚排列图和逻辑功能(gōngnéng)示意图与74191相同。为异步置数控制端为计数控制端D0~D3为并行数据输入端Q0~Q3为输出端为加/减计数方式控制端CO/BO为进位/借位输出端为行波时钟输出端（1）异步置数当=0时，与CP无关，立即置数。即D3D2D1D0=d3d2d1d0（2）计数功能：=0、=1当=0时，对应CP脉冲(màichōng)上升沿，十进制加法计数。当=1时，对应CP脉冲(màichōng)上升沿，十进制减法计数。（3）保持功能：当时，计数器保持原来的状态不变。第20页/共36页第二十页，共36页。十进制同步(tóngbù)可逆计数器集成(jíchénɡ)十进制同步计数器集成十进制同步加法计数器74160、74162的引脚排列图、逻辑功能示意图与74161、74163相同，不同的是，74160和74162是十进制同步加法计数器，而74161和74163是4位二进制（16进制）同步加法计数器。此外，74160和74162的区别是，74160采用的是异步清零(qīnɡlínɡ)方式，而74162采用的是同步清零(qīnɡlínɡ)方式。十进制加法计数器和十进制减法计数器用与或门组合起来，并用U/D作为加减控制信号，即可获得十进制同步可逆计数器。第21页/共36页第二十一页，共36页。4）用反馈置数法获得N进制计数器（1）计数器的置数功能(gōngnéng)应先将计数器起始数据预先置入计数器。异步置数：与时钟脉冲CP没有任何关系，只要异步置数控制端出现置数信号，并行数据便立刻被置入。同步置数：输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲CP，计数器才能将预置数置入。N进制计数器利用集成计数器的清零端和置数端实现归零，从而构成按自然(zìrán)态序进行计数的N进制计数器的方法。清零、置数均采用(cǎiyòng)同步方式的有74LS163；清零采用(cǎiyòng)异步方式、置数采用(cǎiyòng)同步方式的有74LS161、74LS160；第22页/共36页第二十二页，共36页。（2）用反馈(fǎnkuì)置数法获得N进制计数器用S0，S1，S2，…，SN表示(biǎoshì)输入0，1，2，…，N个计数脉冲CP时计数器的状态。N进制计数器的计数工作状态为N个：S0，S1，S2,…，SN-1对于异步置数：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置数信号，送给异步置数控制端，使计数器返回到初始的预置数状态，即实现了N进制计数。对于同步置数：在输入第N-1个计数脉冲CP时，利用状态SN-1产生一个有效置数信号，送给同步置数控制端，等到输入第N个计数脉冲CP时，计数器返回到初始的预置数状态，从而实现N进制计数。第23页/共36页第二十三页，共36页。反馈置数法获得(huòdé)N进制计数器的步骤A）写出计数器状态的二进制代码。利用异步置数输入端获得N进制计数器时，写出SN对应的二进制代码。利用同步置数输入端获得N进制计数器时，写出SN-1对应的二进制代码。B）写出反馈归零函数。根据SN或SN-1写出置数端的逻辑表达式。C）画连线(liánxiàn)图。主要根据反馈置数函数画连线(liánxiàn)图。第24页/共36页第二十四页，共36页。例1用74LS163来构成一个十二进制计数器。（1）写出状态SN-1的二进制代码。（2）求归零逻辑(luójí)。（3）画连线图。SN-1＝S12-1＝S11＝1011D0～D3可随意(suíyì)处理D0～D3必须(bìxū)都接0第25页/共36页第二十五页，共36页。例2用74LS161来构成(gòuchéng)一个十二进制计数器。SN＝S12＝1100D0～D3可随意(suíyì)处理D0～D3必须(bìxū)都接0SN-1＝S11＝1011第26页/共36页第二十六页，共36页。提高(tígāo)归零可靠性的方法第27页/共36页第二十七页，共36页。例3用74LS160实现(shíxiàn)7进制计数器解：用同步置数控制(kòngzhì)端归零。（思考：若用异步清零端归零如何实现？）（1）写出SN-1的二进制代码：SN-1=S7-1=S6=0110（2）写出反馈归零（置数）函数。设计数器从0开始计数，为此，应取D3D2D1D0=0000，故（3）画连线图。第28页/共36页第二十八页，共36页。同步(tóngbù)大容量N进制计数器异步计数器一般没有专门的进位信号输出(shūchū)端，通常可以用本级的高位输出(shūchū)信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。同步计数器实现的方法：低位的进位信号→高位的保持功能控制端（相当于触发器的T端）。有进位时，高位计数功能；无进位时，高位保持功能。第29页/共36页第二十九页，共36页。用2片74LS160实现(shíxiàn)100进制同步加法计数器低位芯片（1）在计到9以前，其进位输出CO=Q3Q0=0，高位芯片（2）的CTT=0，保持原状态不变。当低位芯片（1）计到9时，其输出CO=1，即高位片的CTT=1，这时，高位芯片（2）才能接收到CP端输入的计数脉冲。所以(suǒyǐ)，输入第10个计数脉冲时，低位片回到零状态，同时使高位片加1。第30页/共36页第三十页，共36页。用2片74LS161实现(shíxiàn)50进制计数器十进制数50对应(duìyìng)的二进制数为00110010。所以，当计数器计到50时，计数器的状态为Q3’Q2’Q1’Q0’Q3Q2Q1Q0=00110010。其反馈归零函数为这时，与非门输出低电平0，使两片74LS161同时被异步置0，从而实现了50进制计数。第31页/共36页第三十一页，共36页。同步计数器有进位或借位输出端，可以选择合适的进位或借位输出信号来驱动下一级计数器计数。同步计数器级联的方式有两种，一种(yīzhǒnɡ)级间采用串行进位方式，即异步方式，这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲，异步方式的速度较慢。另一种(yīzhǒnɡ)级间采用并行进位方式，即同步方式，这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲，而低位计数器的进位输出送高位计数器的计数控制端。12位二进制计数(jìshù)器（慢速计