时序逻辑电路分析和设计

第六章时序逻辑电路分析和设计6.2时序逻辑电路的一般分析方法6.3时序逻辑电路的设计方法6.4计数器6.5数码存放器与移位存放器6.1时序逻辑电路的根本概念重庆工学院电子信息与自动化学院6.1时序逻辑电路的根本概念一、时序逻辑电路的结构及特点时序逻辑电路：任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。时序电路的特点：〔1〕含有记忆元件〔最常用的是触发器〕。〔2〕具有反响通道。

时序数字电路输出逻辑函数的一般表达式为:Zi〔t〕=Fi[X1〔t〕，…，Xn〔t〕,Q1〔t〕…，Qk〔t〕](i=1，2，3…，m)输出量是与外部输入Xn和存储局部的状态变量Qk有关的时间函数。它的存储局部控制布尔函数或称状态控制函数(驱动方程)，表达式为：Di〔t〕=Gi[X1〔t〕，…，Xn〔t〕,Q1〔t〕…，Qk〔t〕](i=1，2，3…，m)Qn+1为下一时刻的新状态，Qn为现状态。代入存储单元本身的特征方程得到状态方程为:

Qn+1=Hi(Di(t),Qn)一、分析时序逻辑电路的一般步骤1．由逻辑图写出以下各逻辑方程式：〔1〕各触发器的时钟方程。〔2〕时序电路的输出方程。〔3〕各触发器的驱动方程。2．将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。3．根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。4．根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。6.2时序逻辑电路的一般分析方法二、同步时序逻辑电路的分析举例例：试分析如下图的时序辑电路。解：该电路为同步时序逻辑电路，时钟方程可以不写。〔1〕写出输出方程：〔2〕写出驱动方程：〔3〕写出JK触发器的特性方程，然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：〔4〕作状态转换表及状态图①当X=0时：触发器的次态方程简化为：作出X=0的状态表：输出方程简化为：000101100100001②当X=1时：触发器的次态方程简化为：作出X=1的状态表：将X=0与X=1的状态图合并起来得完整的状态图。输出方程简化为：

各触发器的次态方程：001010011010000

根据状态表或状态图，可画出在CP脉冲作用下电路的时序图。〔5〕画时序波形图。〔6〕逻辑功能分析：当X=1时，按照减1规律从10→01→00→10循环变化，并每当转换为00状态〔最小数〕时，输出Z=1。该电路一共有3个状态00、01、10。当X=0时，按照加1规律从00→01→10→00循环变化，并每当转换为10状态〔最大数〕时，输出Z=1。所以该电路是一个可的3进制计数器。CP1=Q0〔当FF0的Q0由0→1时，Q1才可能改变状态。〕三、异步时序逻辑电路的分析举例例：试分析如下图的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：〔1〕写出各逻辑方程式。①时钟方程：CP0=CP〔时钟脉冲源的上升沿触发。〕②输出方程：③各触发器的驱动方程：〔3〕作状态转换表。〔2〕将各驱动方程代入D触发器的特性方程，得各触发器的次态方程：CP由0→1时此式有效）

（Q0由0→1时此式有效）

CP1=Q0①时钟方程：CP0=CP001000↑↑1111↑0101010↑↑0100↑0〔4〕作状态转换图、时序图。〔5〕逻辑功能分析该电路一共有4个状态00、01、10、11，在CP作用下，按照减1规律循环变化，所以是一个4进制减法计数器，Z是借位信号。异步电路演示例：试分析如下图的时序逻辑电路。〔1〕写出时钟方程,驱动方程:〔2〕将各驱动方程代入触发器的特性方程，得各触发器的次态方程〔3〕状态转换表(真值表〕〔4〕作状态转换图、时序图。6.3时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法1．同步时序逻辑电路的设计步骤〔3〕状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图〔表〕中各个状态。〔1〕根据设计要求，设定状态，导出对应状态图或状态表。〔2〕状态化简。消去多余的状态，得简化状态图〔表〕。〔4〕选择触发器的类型。〔5〕根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。〔6〕根据输出方程和驱动方程画出逻辑图。〔7〕检查电路能否自启动。２．同步计数器的设计举例例

设计一个同步5进制加法计数器〔2〕状态分配，列状态转换编码表。(1〕根据设计要求，设定状态，画出状态转换图。该状态图不须化简。S0S1S2S3S4状态转换顺序00001Y输出001010011100000Q1n+1

Q1n+1

Q0n+1

次态000001010011100Q2n

Q1n

Q0n

现态状态转换编码表〔3〕选择触发器。选用JK触发器。〔4〕求各触发器的驱动方程和进位输出方程。列出JK触发器的驱动表，画出电路的次态卡诺图。00011011Qn→Qn+10×1××1×0JK

JK触发器的驱动表

根据次态卡诺图和JK触发器的驱动表可得各触发器的驱动卡诺图：00011011Qn→Qn+10×1××1×0JK

JK触发器的驱动表

×0×0×1×01×××××××00011011Qn→Qn+10×1××1×0JK

JK触发器的驱动表

0×1××1×00×××××××1××1×11×0×××××××再画出输出卡诺图

可得电路的输出方程：〔5〕将各驱动方程归纳如下：〔6〕画逻辑图。利用逻辑分析的方法画出电路完整的状态图。〔7〕检查能否自启动

可见，如果电路进入无效状态101、110、111时，在CP脉冲作用下，分别进入有效状态010、010、000。所以电路能够自启动。３．一般时序逻辑电路的设计举例

典型的时序逻辑电路具有外部输入变量X，所以设计过程要复杂一些。S0——初始状态或没有收到1时的状态；例设计一个串行数据检测器。该检测器有一个输入端X，它的功能是对输入信号进行检测。当连续输入三个1〔以及三个以上1〕时，该电路输出Y=1，否那么输出Y=0。解：〔1〕根据设计要求，设定状态:S2——连续收到两个1后的状态；S1——收到一个1后的状态；S3——连续收到三个1〔以及三个以上1〕后的状态。〔3〕状态化简。观察上图可知，S2和S3是等价状态，所以将S2和S3合并，并用S2表示，得简化状态图:〔2〕根据题意可画出始状态转移表(图)：状态转移表〔4〕状态分配。该电路有3个状态，可以用2位二进制代码组合〔00、01、10、11〕中的三个代码表示。本例取S0=00、S1=01、S2=11。〔6〕求出状态方程、输出方程和驱动方程。由输出卡诺图可得电路的输出方程：状态转换真值表01010101000001xxY输出

000100110011xxxxQ1n+1

Q0n+1

次态

0000010111111010Q1n

Q0n

现态输入X〔5〕列出状态转换真值表。根据状态卡诺图，写出状态方程：

选择触发器，求驱动方程：000011××Qn001nQ100100111Qn+11X000×111×Qn+10n001nQ100100111QX如选D触发器：如选JK触发器：如选Ｄ触发器：〔1〕建立原始状态图和状态表根据设计命题要求初步画出的状态图和状态表，称为原始状态图和原始状态表，它们可能包含多余状态。从文字描述的命题到原始状态图的建立往往没有明显的规律可循，因此，在时序电路设计中这是较关键的一步。画原始状态图、列原始状态表一般按以下步骤进行：①分析题意，确定输入、输出变量。②设置状态。首先确定有多少种信息需要记忆，然后对每一种需要记忆的信息设置一个状态并用字母表示。③确定状态之间的转换关系，画出原始状态图，列出原始状态表。４．一般时序逻辑电路设计的几个问题例设计一个‘111’串行数据检测器。①定义状态和列出原始状态表:为了正确检测输入序列，该检测器只有在“记忆〞前两位输入序列为‘11’后，再输入‘1’时，输出才为‘1’。所以需要定义“记忆〞前两位输入序列的状态为A(00)，B(01)，C(10)，D(11)四种情况。列出原始状态表:状态转移表

解：①确定输入变量和输出变量。输入变量X为串行输入余3码，高位在前，低位在后；输出变量Z为误码输出。例建立一个余3码误码检测器的原始状态图和原始状态表余3码高位在前、低位在后串行地加到检测器的输入端。电路每接收一组代码，即在收到第四位代码时判断一下。假设是错误代码，那么输出为1，否那么输出为0，电路又回到初始状态并开始接收下一组代码。②设置状态。该电路属于串行码组检测，对输入序列每四位一组进行检测后才复位，以表示前一组代码已检测结束并准备下一组代码的检测，因此，初始状态表示电路准备开始检测一组代码。从初始状态开始，每接收一位代码便设置一个状态。例如，电路处于初始状态S0，收到余3码的第一位〔最高位〕，代码可能是1，也可能是0。假设为0，状态转到S1分支；假设为1，状态转到S2分支。当电路分别处于S1或S2状态时，表示电路将接收第二位代码，当第二位代码到达，由S1派生出S3和S4分支，由S2派生出S9和S10分支。假设电路处于S5，表示已收到了输入序列的高三位〔余3码的高三位〕为000，因而，不管收到第四位数码是0还是1，均应回到S0状态〔一组代码检测结束〕，且输出Z=1，表示收到的是错误代码。余3码误码检测器的原始状态图(2)状态化简

在建立原始状态图和原始状态表时，将重点放在正确地反映设计要求上，因而往往可能会多设置一些状态，但状态数目的多少将直接影响到所需触发器的个数。对于具有M个状态的时序电路来说，所需触发器的个数n由下式决定：

可见，状态数目减少会使触发器的数目减少并简化电路。因此，状态简化的目的就是要消去多余状态，以得到最简状态图和最简状态表。

①状态的等价:设Si和Sj是原始状态表中的两个状态，假设分别以Si和Sj为初始状态，参加任意的输入序列，电路均产生相同的输出序列，B并且两个状态的转移效果相同，那么称Si和Sj是等价状态或等价状态对，记作［SiSj］。但凡相互等价的状态都可以合并成一个状态。在状态表中判断两个状态是否等价的具体条件如下：

第一：在相同的输入条件下都有相同的输出。第二：两个状态的转移效果相同。这可能有三种情况：①次态相同;②次态交错;③次态互为隐含条件。

余3码误码检测器的原始状态表例如，原始状态表中，对于状态S2和S5，当输入X=0时，输出相同〔输出都为1〕，次态也相同〔次态都为S5〕；当输入X=1时，输出相同〔输出都为0〕，次态也相同〔次态都为S3〕。即可以确定，假设分别以S2和S5为初始状态，参加任意的输入序列，电路均产生相同的输出序列。因此，状态S2和S5为等价状态，记作［S2S5］。再看S6和S7两个状态。当输入X=1时，输出相同，次态也相同；当输入X=0时，次态交错。这说明无论以S6还是以S7为初始状态，在接收到输入1以前将不断地在S6和S7之间相互转换，且保持输出为1；一旦收到了输入1，那么都转向S5。因此，从转移效果来看它们是相同的，这两个状态等价，记作［S6S7］。对于S1和S3这两个状态，当输入X=1时，输出相同，次态交错；当输入X=0时，输出相同，次态分别是S2和S4，而S2和S4是否等价的隐含条件是S1和S3等价，这就是互为隐含条件的情况，其转移效果也是相同的，所以S1和S3等价，S2和S4也等价，记作［S1，S3］、［S2，S4］。余3码误码检测器的原始状态表等价状态具有传递性：假设Si和Sj等价，Si和Sk等价，那么Sj和Sk也等价，记作［SjSk］。相互等价状态的集合称为等价类，凡不被其它等价类所包含的等价类称为最大等价类。例如，根据等价状态的传递性可知，假设有［SiSj］和［SiSk］，那么有［SjSk］，它们都称为等价类，而只有［SiSjSk］才是最大等价类。另外，在状态表中，假设某一状态和其它状态都不等价，那么其本身就是一个最大等价类。状态表的化简，实际就是寻找所有最大等价类，并将最大等价类合并，最后得到最简状态表。所以，所有最大等价类为［S1S3］［S2S4S5］［S6S7］，化简后的状态表如下所示。最简状态表

②隐含表化简

a.建隐含表

b.顺序比较:对原始状态表中的每一对状态逐一比较，结果有三种情况：①状态对肯定不等价，在小格内填×。②状态对肯定等价，在小格内填。③状态是否等价取决于隐含条件的，那么把隐含状态对填入，需作进一步比较。S1S2S3S4S5S6S2S3S4S5S6S7c.关连比较:对顺序比较中需要进一步比较的状态对进行比较.d.找出最大等价类.e.列出最简状态表.余3码误码检测器的原始状态表S2S3S4S5S6S7S1S2S3S4S5S62,45,73,55,63,51,35,71,55,61,55,73,55,63,5隐含表简化状态

××××××其等价状态为：［S1S3］［S2S4S5］［S6S7］(3)状态分配状态分配是指将状态表中每一个字符表示的状态赋以适当的二进制代码，得到代码形式的状态表〔二进制状态表〕，以便求出鼓励函数和输出函数，最后完成时序电路的设计。状态分配适宜与否，虽然不影响触发器的级数，但对所设计的时序电路的复杂程度有一定的影响。然而，要得到最正确分配方案是很困难的。这首先是因为编码的方案太多，如果触发器的个数为n，实际状态数为M，那么一共有2n种不同代码。假设要将2n种代码分配到M个状态中去，并考虑到一些实际情况，有效的分配方案数为:可见，当M增大时，N值将急剧增加，要寻找一个最正确方案很困难。此外，虽然人们已提出了许多算法，但也都还不成熟，因此在理论上这个问题还没解决。在众多算法中，相邻法比较直观、简单，便于采用。它有三条原那么，即符合以下条件的状态应尽可能分配相邻的二进制代码：①具有相同次态的现态。②同一现态下的次态。③具有相同输出的现态。三条原那么以第一条为主，兼顾第二、第三条。二、异步时序逻辑电路的设计方法

异步时序电路的设计比同步电路多一步，即求各触发器的时钟方程。〔1〕根据设计要求，设定7个状态S0～S6。进行状态编码后，列出状态转换表。例

设计一个异步7进制加法计数器.〔2〕选择触发器。本例选用下降沿触发的JK触发器。〔3〕求各触发器的时钟方程，即为各触发器选择时钟信号。为触发器选择时钟信号的原那么是：①触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。②触发器状态不需翻转时，“多余的〞时钟信号越少越好。画出7进制计数器的时序图：根据上述原那么，选：〔4〕求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图和JK触发器的驱动表：由次态卡诺图和触发器的驱动表求驱动方程：00011011Qn→Qn+10×1××1×0JK

JK触发器的驱动表

×1××××××××××××1×00011011Qn→Qn+10×1××1×0JK

JK触发器的驱动表

×0×11×0××××101××1××11××0×11××1××〔5〕画逻辑图。

将各驱动方程归纳如下：再画出输出卡诺图，000000×1得电路的输出方程：用逻辑分析的方法画出电路完整的状态图：〔6〕检查能否自启动。可见，当电路进入无效状态111时，在CP脉冲作用下可进入有效状态000。所以电路能够自启动。计数器——用以统计输入脉冲CP个数的电路。

6.4计数器计数器的分类：〔2〕按数字的增减趋势可分为加法计数器、减法计数器和可逆计数器。〔1〕按计数进制可分为二进制计数器和非二进制计数器。非二进制计数器中最典型的是十进制计数器。〔3〕按计数器中触发器翻转是否与计数脉冲同步分为同步计数器和异步计数器。

一、二进制计数器1．二进制异步计数器〔1〕二进制异步加法计数器〔4位〕工作原理：4个JK触发器都接成T’触发器。每当Q2由1变0，FF3向相反的状态翻转一次。每来一个CP的下降沿时，FF0向相反的状态翻转一次；每当Q0由1变0，FF1向相反的状态翻转一次；每当Q1由1变0，FF2向相反的状态翻转一次；用“观察法〞作出该电路的时序波形图和状态图。

由时序图可以看出，Q0、Ql、Q2、Q3的周期分别是计数脉冲(CP)周期的2倍、4倍、8倍、16倍，因而计数器也可作为分频器。〔2〕二进制异步减法计数器用4个上升沿触发的D触发器组成的4位异步二进制减法计数器。工作原理：D触发器也都接成T’触发器。由于是上升沿触发，那么应将低位触发器的Q端与相邻高位触发器的时钟脉冲输入端相连，即从Q端取借位信号。它也同样具有分频作用。二进制异步减法计数器的时序波形图和状态图。在异步计数器中，高位触发器的状态翻转必须在相邻触发器产生进位信号〔加计数〕或借位信号〔减计数〕之后才能实现，所以工作速度较低。为了提高计数速度，可采用同步计数器。2．二进制同步计数器〔1〕二进制同步加法计数器由于该计数器的翻转规律性较强，只需用“观察法〞就可设计出电路：因为是“同步〞方式，所以将所有触发器的CP端连在一起，接计数脉冲。然后分析状态图，选择适当的JK信号。分析状态图可见：FF0：每来一个CP，向相反的状态翻转一次。所以选：J0=K0=1FF1：当Q0=1时，来一个CP，向相反的状态翻转一次。所以选：J1=K1=Q0FF2：当Q0Q1=1时，来一个CP，向相反的状态翻转一次。所以选：J2=K2=Q0Q1FF3：当Q0Q1Q2=1时，来一个CP，向相反的状态翻转一次。所以选：J3=K3=Q0Q1Q2〔2〕二进制同步减法计数器分析4位二进制同步减法计数器的状态表，很容易看出，只要将各触发器的驱动方程改为：将加法计数器和减法计数器合并起来，并引入一加/减控制信号X便构成4位二进制同步可逆计数器，各触发器的驱动方程为：就构成了4位二进制同步减法计数器。〔3〕二进制同步可逆计数器

当控制信号X=1时，FF1～FF3中的各J、K端分别与低位各触发器的Q端相连，作加法计数。作出二进制同步可逆计数器的逻辑图：实现了可逆计数器的功能。当控制信号X=0时，FF1～FF3中的各J、K端分别与低位各触发器的端相连，作减法计数。3．集成二进制计数器举例〔1〕4位二进制同步加法计数器74161①异步清零。74161具有以下功能：③计数。②同步并行预置数。RCO为进位输出端。④保持。01111RD清零×0111LD预置××××0××011EPET使能×↑××↑CP时钟××××d3d2d1d0××××××××××××D3D2D1D0预置数据输入0000d3d2d1d0保持保持计数Q3Q2Q1Q0输出工作模式异步清零同步置数数据保持数据保持加法计数74161的功能表〔2〕4位二进制同步可逆计数器741910111LD预置×100EN使能××01D/U加/减控制××↑↑CP时钟d3d2d1d0××××××××××××D3D2D1D0预置数据输入d3d2d1d0保持计数计数Q3Q2Q1Q0输出工作模式异步置数数据保持加法计数减法计数74191的功能表二、非二进制计数器N进制计数器又称模N计数器。当N=2n时，就是前面讨论的n位二进制计数器；当N≠2n时，为非二进制计数器。非二进制计数器中最常用的是十进制计数器。1．8421BCD码同步十进制加法计数器用前面介绍的同步时序逻辑电路分析方法对该电路进行分析。〔1〕写出驱动方程：然后将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程:〔2〕转换成次态方程：先写出JK触发器的特性方程〔3〕作状态转换表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。00001000000100100011010001010110011110001001010011000010000010100110111000011001〔4〕作状态图和时序图。〔5〕检查电路能否自启动用同样的分析方法分别求出6种无效状态下的次态，得到完整的状态转换图。由于电路中有4个触发器，它们的状态组合共有16种。而在8421BCD码计数器中只用了10种，称为有效状态。其余6种状态称为无效状态。当由于某种原因，使计数器进入无效状态时，如果能在时钟信号作用下，最终进入有效状态，我们就称该电路具有自启动能力。可见，该计数器能够自启动。2．8421BCD码异步十进制加法计数器CP2=Q1〔当FF1的Q1由1→0时，Q2才可能改变状态。〕用前面介绍的异步时序逻辑电路分析方法对该电路进行分析：〔1〕写出各逻辑方程式。①时钟方程：CP0=CP〔时钟脉冲源的下降沿触发。〕CP1=Q0〔当FF0的Q0由1→0时，Q1才可能改变状态。)CP3=Q0〔当FF0的Q0由1→0时，Q3才可能改变状态)②各触发器的驱动方程：〔2〕将各驱动方程代入JK触发器的特性方程，得各触发器的次态方程：（CP由1→0时此式有效）（Q0由1→0时此式有效）

（Q1由1→0时此式有效）（Q0由1→0时此式有效）

〔3〕作状态转换表。设初态为Q3Q2Q1Q0=0000，代入次态方程进行计算，得状态转换表。（CP由1→0时）（Q0由1→0时）

（Q1由1→0时）（Q0由1→0时）

00000001001000110100010101100111100010011000010011000010000010100110111000011001↓000↓↓0↓↓000↓↓↓↓↓↓0↓↓000↓↓0↓↓000↓↓↓↓↓0013．集成十进制计数器举例〔1〕8421BCD码同步加法计数器7416001111RD清零×0111LD预置××××0××011EPET使能×↑××↑CP时钟××××d3d2d1d0××××××××××××D3D2D1D0预置数据输入0000d3d2d1d0保持保持十进制计数Q3Q2Q1Q0输出工作模式异步清零同步置数数据保持数据保持加法计数74160的功能表〔2〕二—五—十进制异步加法计数器74290二进制计数器的时钟输入端为CP1，输出端为Q0；五进制计数器的时钟输入端为CP2，输出端为Q1、Q2、Q3。74290包含一个独立的1位二进制计数器和一个独立的五进制计数器。如果将Q0与CP2相连，CP1作时钟输入端，Q0～Q3作输出端，那么为8421BCD码十进制计数器。如果将Q3与CP0相连，CP2作时钟输入端，从高位到低位的输出为Q0Q3Q2Q1时，那么构成5421BCD码十进制计数器。

74290的功能：

①异步清零。

③计数。②异步置数〔置9〕。7490

演示三、集成计数器的应用〔1〕同步级联。例：用两片4位二进制加法计数器74161采用同步级联方式构成的8位二进制同步加法计数器，模为16×16=256。1．计数器的级联〔2〕异步级联例：用两片74191采用异步级联方式构成8位二进制异步可逆计数器。〔3〕用计数器的输出端作进位/借位端有的集成计数器没有进位/借位输出端，这时可根据具体情况，用计数器的输出信号Q3、Q2、Q1、Q0产生一个进位/借位。例：用两片74290采用异步级联方式组成的二位8421BCD码十进制加法计数器。模为10×10=1002．组成任意进制计数器〔1〕异步清零法——适用于具有异步清零端的集成计数器。例：用集成计数器74160和与非门组成的6进制计数器。EWB演示——160组成6进制〔2〕同步清零法同步清零法适用于具有同步清零端的集成计数器。例：用集成计数器74163和与非门组成的6进制计数器。EWB演示——163组成6进制〔3〕异步预置数法异步预置数法适用于具有异步预置端的集成计数器。例：用集成计数器74191和与非门组成的余3码10进制计数器。EWB演示——191组成余3码十进制〔4〕同步预置数法同步预置数法适用于具有同步预置端的集成计数器。例：用集成计数器74160和与非门组成的7进制计数器。EWB演示——160组成7进制计数器演示例

用74160组成48进制计数器。先将两芯片采用同步级联方式连接成100进制计数器，然后再用异步清零法组成了48进制计数器。解：因为N＝48，而74160为模10计数器，所以要用两片74160构成.。例

用74161组成12进制计数器。01234567891011计数脉冲序号电路状态00000101*0110011110001001101010111100110111101111Q3Q2Q1Q001234567891011计数脉冲序号电路状态00000011*010001010110011110001011*1100110111101111Q3Q2Q1Q03．组成分频器前面提到，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。解：因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片〔4〕的Q2输出即可。例

某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为频率为1Hz的脉冲信号。4．组成序列信号发生器序列信号——在时钟脉冲作用下产生的一串周期性的二进制信号。例：用74161及门电路构成序列信号发生器。其中74161与G1构成了一个模5计数器。，因此，这是一个01010序列信号发生器，序列长度P=5。01010Z输出001010011100000Q1n+1

Q1n+1

Q0n+1

次态000001010011100Q2n

Q1n

Q0n

现态状态表例

试用计数器74161和数据选择器设计一个01100011序列发生器。解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列。5．组成脉冲分配器6.5数码存放器与移位存放器集成数码存放器74LSl75：一、数码存放器数码存放器——存储二进制数码的时序电路组件74LS175的功能:RD是异步清零控制端