华中科技数字电子技术32 44课件ch04c

（ApplicationSpecific 要承担设计风险、系统设计师们希望自己设计

可编程器件(PLD: bleLogicDevice5V3.3V2.5V1.8V11PLD如一堆积木，它能完成任何数字器件

CPLDCPLDFPGA4.5.14.5.1PLD

输入 输入 与列或列YZ(b)输出

2PLD ABCDABC&A& C

A AB

AABAAB

A

第版第版L BCL

LLABCDCCABCDCCL5V5V

VABCDVABCDXXABCDL

输出为

浮栅隧道氧化层MOS(FlotoxMOS)FlotoxMOS管和快闪叠栅MOS管，采用电擦除方法。当浮栅上没有电荷时，给控制栅加上大于当浮栅上没有电荷时，给控制栅加上大于VT1的控制电压VOO

L

连 连 连 断连 断 连 断L BCL

浮栅隧道氧化层MOS(FlotoxMOS)源极控制栅g源极控制栅gc

快闪叠栅MOS管开关（FlashMemory) 控制栅

d

结构特点

或阵列可编程L L 0

L1L10

或阵列固定L与阵列可编程L00组合逻辑电路的PLDA B C例1由 Cn+An Bn Cn

“或”阵（“与”阵列(可编程

S=ABC+ABC+ABC C=AB+AC 1212345678123A456B789CD12345678L0=CD+1L=BCD+ABD+12L=BCD+BCD2L3=L0+ABC+initialalways

Verilogn-inputn-inputANDn-inputNANDn-inputORn-inputNORORNORIohienableIohiandX01X01Xz 000 1xx xxx xxx01xz01111110xxx1xxxz1xxx

Z

01XZ2001XX11111XX1XXZX1XX01XZ001XX110XXXXXXXZXXXXnotN1（out1，out2，…，in）；buf

……

输入0输入01xz 01xx

……输入01xz输出10xx如果输入控制信号无效，则三态门的输出为高阻态z

001xz0z01z1xzxxxzzxxx01xz0z11z0xzxxxzzxxx试用语言的门级元件进行描述线线 //Gate-leveldescriptionofa2-to-4-linedecodemodule_2to4decoder(A1,A0,E,Y);

Y input output

wire

Y2n1 Y3n2n3 n4n5n6n7例2用Verilog的门级元件进行描述由三态门构成的2选1数据选择器。BBLASEL//Gate-leveldescriptionofa2-to-1-linemodule_2to1muxtri(A,B,SEL,L);inputA,B,SELoutputL;triL;bufif1bufif0(L,A,SEL);半加或半加或...半加或半加或..... ABABS=A¯&descriptionof4-bitadder//DescriptionofhalfmodulehalfadderinputA,B;outputS,C;xorandAASSA¯B¯SB//Descriptionof1-bitfulladdermodulefulladderinputoutputwireS1,D1,D2//InstantiatethehalfadderHA1(S1,D1,A,B);halfadderHA2(S,D2,S1,CI);org1(CO,D2,D1);

S S S S0 //Descriptionof4-bitfulladdermodule_4bit_adder(S,C3,A,B,C_1);input[3:0]inputC_1;output[3:0]S;outputC3;wireC0,C1,C2;////InstantiatethefulladderFA0 FA1FA2FA3

二进制 二进制

（

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^^~

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A：4’b1010~A=~B=设则 ！~*！~*/%+-<>&^|

数据流建模使用的基本语句是连续赋值语句assign，该它 wireA,B,SEL,L;//4个连线型变量assignL=(A&~SEL)|(B&SEL)E1E1&Y&Y1&Y1&Y//Dataflowdescriptionofa2-to-4-linedecoder，moduledecoder_df(A1,A0,E,Y);inputA1,A0,E;output[3:0]assignY[0]=~(~A1&~A0&~E);assignY[1]=~(~A1&A0&~E);assignY[2]=~(A1&~A0&~E);assignY[3]=~(A1&A0&~E); //Dataflowdescriptionof2-to-1-linemultiplexermodulemux2x1_df(A,B,SEL,L);inputoutputassignL=SEL?A:B;1、条件语句（if语句if(condition_exprif(condition_expr)true_statement;elsefale_statement;if(condition_expr1)true_statement1;elseif(condition_expr2)true_statement2;elseif(condition_expr3)else2、多路分支语句（case语句caseitem_expr1:statement1;item_expr2:defaultdefault_statement//default例//Behavioraldescriptionof2-to-1-linemultiplexermodulemux2to1_bh(A,B,SEL,L);inputA,B,outputregL; //defineregistervariablealways@(SELorAorB)if(SEL1LbifSELL=B;elseL=A;//Behavioraldescriptionof4-to-1-