数字逻辑设计2课件

1计数器的级联CLOCKRESET_LLOAD_LCNTEND0D1D2D3Q4Q5Q6Q774x16374x163并行级联方式2思考：利用低位的进位控制高位的时钟行不行？3思考：利用低位的进位控制高位的时钟行不行？计数输出顺序有错，但模未改变如何让计数输出顺序正确？4串行级联方式5模m计数器（m>2n）先进行级联，再整体置零或预置数例：用74x163构造模193计数器两片163级联得8位二进制计数器（0～255）

——采用整体清零法，0～1926模m计数器（m>2n）先进行级联，再整体置零或预置数例：用74x163构造模193计数器两片163级联得8位二进制计数器（0～255）

——采用整体清零法，0～192若m可以分解：m=m1m2分别实现m1和m2，再级联——采用整体预置数法，63～255256－193＝637ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自动轮流选择输出Y0～Y7——计数器的应用8DecodingBinary-CounterState若在一次状态转移中有2位或多位计数位同时变化，译码器输出端可能会产生“尖峰脉冲”

——

功能性冒险01234567012Functionhazard9CLK

8位寄存器改进：消除“毛刺”10计数器的应用序列信号发生器

例：在时钟作用下周期产生序列10101011，10101011，…S0/1S1/0S2/1S3/0S4/1S5/0S6/1S7/1MOORE机8个状态计数器+组合电路11计数器的应用序列信号发生器

例：在时钟作用下周期产生序列10101011，10101011，…计数器+组合电路12计数器的应用例：红绿灯信号发生器，输入时钟信号T=5s，要求周期产生绿灯30s，黄灯5s，红灯25s。需要多少个状态？例：流水灯的设计任务：设计一个可以循环移动的流水灯，灯总数为8盏，具体要求如下：1、5亮，其余灭，右移三次后全灭4、8亮，其余灭，左移三次后全灭4、5亮，其余灭，各向两边移三次后全灭1、8亮，其余灭，各向中间移三次后全灭计数器的应用效果图计数器的应用任务分析所要求的彩灯电路在某电路板上完成，该电路板能够提供48MHz标准时钟信号，附带有8个共阳的LED管可作为彩灯使用。因此要实现的电路的框图如图所示。设计思路根据要求，LED彩灯的花色变化为20步，这20步的变化是按顺序进行，周而复始的，因此，可以用一个具有20个状态的状态机实现，这20个状态构成一个单环，如图所示。设计思路可以利用计数器产生这20个状态编码，用译码电路将对应的编码变为对应的LED显示码。电路框图如图所示188.2LatchedandFlip-FlopsSSIlatchesandflip-flops1Q1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375DlatchPRDQCLKQCLR74x74PRJQCLKK

QCLR74x109PRJQCLKK

QCLR74x11219开关消抖+5VSW_LDSW开关闭合SW_LDSW开关打开闭合第1次接触触点抖动SW_LDSW理想情况20SW_LSW0011SW_LSW0011开关闭合0011SW_LSW0011SW_LSW110021SW_LSWDSW开关闭合QQLSQRQ+5V22总线保持电路ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA23DQCQDQCQDQCQDQCQDIN[3:0]WRDOUT[3:0]RDMultibitRegistersandLatches锁存器的应用——多位锁存器寄存器（register）共用同一时钟的多个D触发器组合在一起通常用来存储一组相关的二进制数。244-bitregister74x1756-bitregister74x1741D2D3D4DCLKCLR_L258-bitregister74x374（三态输出）OEOutputenable2674x377（使能）74x273（异步清零）CLK74x374（输出使能）2774x377（使能）ENEN’二选一多路复用结构28寄存器（register）和锁存器（latch）有什么区别？寄存器：边沿触发特性锁存器：C有效期间输出跟随输入变化74x374输出使能8位寄存器74x373输出使能8位锁存器294位寄存器74x1751D2D3D4DCLKCLR_L30318.5shiftregister（移位寄存器）串行输入serialinputSERINSEROUT串行输出serialoutputSerial-in,serial-outshiftregister可以使一个信号延迟n个时钟周期之后再输出32串入serial-inSERIN1Q2QNQ并出parallel-out可以用来完成串－并转换serial-to-parallelconversionStructureofaserial-in,parallel-outshiftregister33多路复用结构LOAD/SHIFTSERINSEROUTStructureofaparallel-in,serial-outshiftregister34LOAD/SHIFTSERIN1Q2QNQStructureofaparallel-in,parallel-outshiftregister35MSI

shiftregistersCLKCLRSERASERB74x164QAQBQCQDQEQFQGQHCLKCLKINHSH/LDCLRSERABCDEFGH

QH74x166SERA·SERB抑制时钟364-bituniversalshiftregister74x194CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194S1S0功能00保持01右移10左移11载入左移输入右移输入3700S1S0保持S1’S0’S1S010左移01右移11载入Qi*=S1’·S0’·Qi+S1’·S0·Qi-1+S1·S0’·Qi+1+S1·S0·INi4-bituniversalshiftregister74x19438CLKCLRS1S0LIND

QDCQCBQBA