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实验1组合逻辑电路的设计与测试一、 实验目的掌握组合逻辑电路的设计与测试方法二、 实验原理使用中、小规模集成电路来设计组合电路是最常见的逻辑电路。设计组合电路的一般步骤如图5-5-1所示。图5-5-1组合逻辑电路设计流程图根据设计任务的要求建立输入、输出变量，并列出真值表。然后用逻辑代数或卡诺图化简法求出简化的逻辑表达式。并按实际选用逻辑门的类型修改逻辑表达式。根据简化后的逻辑表达式，画出逻辑图，用标准器件构成逻辑电路。最后，用实验来验证设计的正确性。三 、实验设备与器件1、+5V直流电源 2、逻辑电平开关3、逻辑电平显示器 4、直流数字电压表5、CC4011X2(74LS00) CC4070四、实验内容1、用与非门设计半加器电路、用与非门和异或门设计半加器电路。半加器和全加器是算术运算电路中的基本单元，它们是完成一位二进制数相加的一种组合逻辑电路。我们可以列出两个一位二进制加法运算的真值表：被加数A加数B和数S进位数C0000

011010101101从真值表可以看出，这种加法运算只考虑了两个加数本身，而没有考虑由低位来的进位，所以称为半加。半加器就是实现半加逻辑关系的电路。1用与非门设计半加器由图5-5-2连接电路，测试结果记入表5-5-1，结果与半加器真值表一致。输入 输出ABSCO0000011010101101表5-5-12用与非门和异或门设计半加器由图5-5-3连接电路，测试结果记入表5-5-2，结果与半加器真值表一致。输入 输出

ABS图5-5-3ABSABS图5-5-3ABSCO00000110CO101011013用与非门和异或门设计全加器电路全加器能进行加数，被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。根据全加器的功能，可列出它的真值表A,.B,C i-1 S,C,0000000110010100110110010101011100111111_rAB-. C・ S- 其中勺和'分别是被加数及加数， T为相邻低位来的进位数，'为本位和数（称为C-全加和）以及'为向相邻高位的进位数。为了求出'和5的逻辑表达式，首先分别画出"和，的卡诺图。由此设计电路得:由图5-5-4连接电路，测试结果记入表5-5-3,结果与全加器真值表一致。图5-5-4CIA图5-5-4CIABSCO0000000110010100110110010101011100111111输入 输出表5-5-3五、实验心得根据实际问题进行逻辑抽象，只有更好地掌握半加器全加器

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