第七章-时序逻辑电路课件

第七章时序逻辑电路7.1时序电路概述7.2计数器7.3寄存器和移位型计数器7.4顺序脉冲发生器第七章时序逻辑电路7.1时序电路概述

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。一、

时序逻辑电路的特点及功能描述方法第一节概述（1）

时序逻辑电路的特点电路的输出状态不仅取决于当时的输入信号，而且与电路原w1Wk（2）时序电路逻辑功能表示方法输入信号输出信号存储电路现在输入信号——触发器的同步驱动信号存储器的现在输出信号——触发器的现态w1Wk（2）时序电路逻辑功能表示方法输入信号输出信号存储电(3)时序电路的分类同步时序电路与异步时序电路同步：存储电路中所有触发器的时钟使用统一的CP,状态变化发生在同一时刻异步：没有统一的CP,触发器状态的变化有先有后

(3)时序电路的分类同步时序电路与异步时序电路(4)时序逻辑电路功能的描述方法时序电路的逻辑功能可用逻辑方程式、状态表、状态图、时序图、卡诺图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。1）逻辑方程式包括触发器的次态触发器的现态(4)时序逻辑电路功能的描述方法时序电路的逻辑功能可用逻辑方读法：处于现态Qn的时序电路，当输入为X时，该电路将进入输出为Y的次态Qn+1。2）状态表（也叫状态转换表）输入现态次输态出Q(tn)X(tn)Q(tn+1)/Y(tn)【表示方法1】读法：处于现态Qn的时序电路，当输入为X时，该电路将进入输出如果将任何一组输入变量和电路初态的取值代入状态方程和输出方程，就可以算出电路的次态Qn+1和现态下的输出值Y；把得到的次态做为新的初态，和这时的输入变量取值一起再代入状态方程和输出方程进行计算，又得到一组新的次态和输出值。就这样继续下去，把全部的计算结果列成真值表的形式，就得到了状态转换表。【表示方法2】输入现态次态输出XQ1nQ0nQ1n+1Q0n+1Y★※※＃＃◆★＃＃▲▲◆★▲▲……◆………………如果将任何一组输入变量和电路初态的取值代入在状态转换图中用圆圈表示电路的各个状态，用箭头表示状态转换的方向。同时，还在箭头旁注明了状态转换前的输入变量取值和输出值。通常把输入变量取值写在斜线以上，把输出值写在斜线以下。3）状态图（也叫状态转换图）比如：Q1Q0X/Y00010/01/10/11/0在状态转换图中用圆圈表示电路的各个状态，用箭时序电路的分析步骤：电路图写方程（1）时钟方程（对异步时序电路而言）（2）各触发器的驱动方程（3）输出方程各触发器的状态方程状态图、状态表或时序图判断电路逻辑功能1234二、分析

时序电路逻辑功能的基本方法时序电路的分析步骤：电路图写方程（1）时钟方程（对异步时序电同步时序逻辑电路的分析举例例1：试分析如图的时序电路。

YQ1Q1Q2Q21JC11K1JC11K1JC11K&Q0Q0CPFF0FF1FF2同步时序逻辑电路的分析举例例1：试分析如图的时序电路。时钟方程：输出方程：同步时序电路的时钟方程可省去不写。驱动方程：①写方程式

YQ1Q1Q2Q21JC11K1JC11K1JC11K&Q0Q0CPFF0FF1FF2时钟方程：输出方程：同步时序电路的时钟方程可省去不写。驱动方②求状态方程JK触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：驱动方程：②求状态方程JK触发器的特性方程：将各触发器的驱动方程代入③计算、列状态表00000101001110010111011100101110111100001010011000001100③计算、列状态表00000④画状态图、时序图状态图④画状态图、时序图状态图时序图时序图有效循环的6个状态分别是0～5这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000→001→011→111→110→100→000→…所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y＝1。⑤电路功能有效循环的6个状态分别是0～5这6个十进制数字的格雷码，并且第二节

计数器

计数器是数字电路和计算机中广泛应用的一种逻辑部件，可累计输入脉冲的个数，可用于定时、分频、时序控制等。分类加法计数器减法计数器可逆计数器(按计数功能)异步计数器同步计数器(按计数脉冲引入方式)

二进制计数器十进制计数器

N

进制计数器(按计数制)第二节计数器计数器是数字电路和计算机中广泛应用的二、同步计数器

按二进制的规律累计脉冲个数，它也是构成其它进制计数器的基础。要构成n位二进制计数器，需用n个具有计数功能的触发器。（一)同步二进制计数器同步计数器：计数脉冲同时接到各位触发器，各触发器状态的变换与计数脉冲同步。二、同步计数器按二进制的规律累计脉冲个数，它也是构成4位二进制同步加法计数器的电路连接规律：驱动方程输出方程1、同步二进制计数器4位二进制同步加法计数器的电路连接规律：驱动方程输出方程1、求状态方程驱动方程1、同步二进制计数器T触发器的特性方程将驱动方程代入特性方程求状态方程驱动方程1、同步二进制计数器T触发器的特性方程将驱4位二进制同步加法计数器

若计数脉冲频率为f0，则Q1、Q2、Q3、Q4端输出脉冲的频率依次为f0的1/2、1/4、1/8、1/16。因此又称为分频器。4位二进制同步加法计数器若计数脉冲频率为f

二进制数

Q3

Q2

Q1

Q0

000001000120010300114010050101601100111100091001101010111011121100131101141110151111160000脉冲数(C)二进制加法计数器状态表

从状态表可看出：最低位触发器F0每来一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。①同步二进制加法计数器F3：当Q0=Q1=Q3=1时，再来一个脉冲则翻转一次。根据二进制加法运算规则可知：在多位二进制数末位加1，若第i位以下皆为1时，则第i位应翻转。并行进位二进制数00原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若第i位以下皆为0时，则第i位应翻转。由此得出规律，若用T触发器构成计数器，则第i位触发器输入端Ti的逻辑式应为：2.同步二进制减法计数器&&CP&原理：根据二进制减法运算规则可知：在多位二进制数末位减1，若四位二进制同步加法计数器级间连接的逻辑关系

触发器翻转条件

J、K端逻辑表达式J、K端逻辑表达式F0每输入一C翻一次F1F2F3J0=K0=1Q0=1J1=K1=Q0Q0=Q1=1J2=K2=Q1

Q0Q0=Q1=Q2=1J3=K3=Q1

Q1

Q0J0=K0=1J1=K1=Q0J2=K2=Q1

Q0J3=K3=Q2

Q1

Q0（加法）（减法）四位二进制同步加法计数器级间连接的逻辑关系触发器翻转条（二）

同步十进制计数器十进制计数器：计数规律：“逢十进一”。它是用四位二进制数表示对应的十进制数，所以又称为二-十进制计数器。

四位二进制可以表示十六种状态，为了表示十进制数的十个状态，需要去掉六种状态，具体去掉哪六种状态，有不同的安排，这里仅介绍广泛使用8421编码的十进制计数器。（二）同步十进制计数器十进制计数器：四位二进制可以二进制数Q3Q2Q1Q0脉冲数(C)十进制数0123456789100000000100100011010001010110011110001001000001234567890十进制加法计数器状态表1.同步十进制加法计数器二进制数Q3Q2Q1Q0脉冲数(C)十进制数01234567RDQJKQF1QJKQF2CP计数脉冲QJKQF3QJKQQ4F4Q3Q2Q1C&十进制同步加法计数器1.同步十进制加法计数器RDQJKQF1QJKQF2CP计数脉冲QJKQF3QJKQRDQJKQF1QJKQF2CP计数脉冲QJKQF3QJKQQ4F4Q3Q2Q1C&十进制同步加法计数器1.同步十进制加法计数器RDQJKQF1QJKQF2CP计数脉冲QJKQF3QJKQ驱动方程输出方程1.同步十进制加法计数器驱动方程输出方程1.同步十进制加法计数器求状态方程驱动方程JK触发器的特性方程将驱动方程代入特性方程1.同步十进制加法计数器求状态方程驱动方程JK触发器的特性方程将驱动方程代入特性方程画状态转换图00000001/00010/00011/00100/0/1/10110/00111/0/010001001/011101111/0110010101011/0/1/01101/10101/0十进制计数器能自启动画状态转换图00000001/00010/00011/001Q1Q2Q3Q4CC12345678910十进制计数器工作波形Q1Q2Q3Q4CC12345678910十进制计数器工作波器件实例：74160工作状态X0XXX置0（异步）10XX预置数（同步）X1101保持（包括C）X11X0保持（C=0）1111计数器件实例：74160工作状态X0XXX置0（异步）10X异步二进制加法计数器线路联接简单。各触发器是逐级翻转，因而工作速度较慢。同步计数器由于各触发器同步翻转，因此工作速度快。但接线较复杂。三、异步计数器异步计数器：计数脉冲C不是同时加到各位触发器。最低位触发器由计数脉冲触发翻转，其他各位触发器有时需由相邻低位触发器输出的进位脉冲来触发，因此各位触发器状态变换的时间先后不一，只有在前级触发器翻转后,后级触发器才能翻转。异步二进制加法计数器线路联接简单。同步计数器由于各触发器同步

二进制数

Q2

Q1

Q0

000010012010301141005101611071118000脉冲数(C)二进制加法计数器状态表

从状态表可看出：最低位触发器来一个脉冲就翻转一次，每个触发器由1变为0时，要产生进位信号,

这个进位信号应使相邻的高位触发器翻转。二.异步计数器（一）异步二进制加法计数器二进制数001010

当J、K=1时，具有计数功能，每来一个脉冲触发器就翻转一次.清零RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲三位异步二进制加法计数器在电路图中J、Ｋ悬空表示J、K=1下降沿触发翻转每来一个C翻转一次

当相邻低位触发器由1变0时翻转1010当J、K=1时，具有计数功能，每来一个脉冲触驱动方程时钟方程（一）异步二进制加法计数器驱动方程时钟方程（一）异步二进制加法计数器求状态方程JK触发器的特性方程将驱动方程代入特性方程（一）异步二进制加法计数器求状态方程JK触发器的特性方程将驱动方程代入特性方程（一）异画状态转换图000001010011100110111101画状态转换图000001010011100110111101异步二进制加法器工作波形2分频4分频8分频

每个触发器翻转的时间有先后，与计数脉冲不同步C12345678Q0Q1Q2异步二进制加法器工作波形2分频4分频8分频每个触发器在末位-1时，从低位到高位逐位借位方式工作。原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转二、异步二进制减法计数器在末位-1时，从低位到高位逐位借位方式工作。二、异步二进制减RDQJKQF1QJKQF2CP计数脉冲QJKQF3QJKQQ4F4Q3Q2Q1C&十进制同步加法计数器（二）异步十进制计数器原理：在4位二进制异步加法计数器上修改而成，要跳过1010~1111这六个状态RDQJKQF1QJKQF2CP计数脉冲QJKQF3QJKQ驱动方程输出方程1.同步十进制加法计数器时钟方程驱动方程输出方程1.同步十进制加法计数器时钟方程求状态方程驱动方程JK触发器的特性方程将驱动方程代入特性方程1.同步十进制加法计数器求状态方程驱动方程JK触发器的特性方程将驱动方程代入特性方程画状态转换图00000001/00010/00011/00100/0/1/10110/00111/0/010001001/011101111/0110010101011/0/1/01101/10101/0十进制计数器能自启动画状态转换图00000001/00010/00011/001Q1Q2Q3Q4CC12345678910十进制计数器工作波形Q1Q2Q3Q4CC12345678910十进制计数器工作波例:分析图示逻辑电路的逻辑功能,说明其用处。

设初始状态为“000”。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲3、异步N进制加法计数器例:分析图示逻辑电路的逻辑功能,说明其用处。

解：1.写出各触发器

J、K端和C端的逻辑表达式

C0=C

K0=1

J0=Q2K1=1

J1=1C1=Q0J2=Q0Q1K2=1C2=C

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲解：1.写出各触发器C0=CK0=1J0=解：当初始状态为“000”时，各触发器J、K端和C端的电平为

C0=C=0K0=1

J0=Q2=1K1=1

J1=1C1=Q0=0J2=Q0Q1=0K2=1C2=C=0

RDQJKQQ0F0QJKQQ1F1QJKQQ2F2C计数脉冲解：当初始状态为“000”时，C0=C=0K0=011111CJ2=Q0Q1K2=1J1=K1=1K0=1

J0=Q2Q2Q1Q0011111011111111111011101011111000010012010301141005000由表可知，经5个脉冲循环一次，为五进制计数器。2.列写状态转换表，分析其状态转换过程C1=Q0

由于计数脉冲没有同时加到各位触发器上，所以为异步计数器。011111CJ2=Q0Q1K2=1J1=K1=1K异步五进制计数器工作波形C12345Q0Q1Q2异步五进制计数器工作波形C12345Q0Q1Q2(2002)25．（6分）分析题图所示时序电路。要求：（1）写出驱动方程、状态方程；（2）画出时序图（设Q2Q1的初态为00）；（3）判断该电路是几进制计数器。(2002)25．（6分）分析题图所示时序电路。要求：(2003)35．试分析题35图所示时序电路。要求写出各触发器的状态方程，画出完整的状态图（按Q3Q2Q1排列）。(2003)35．试分析题35图所示时序电路。要求写出各触发(2005)30.试分析题30图所示时序逻辑电路。要求写出各触发器的状态方程，画出状态转换图（按Q3Q2Q1排列）。(2005)30.试分析题30图所示时序逻辑电路。要求写出(2006)35.试分析题35图所示时序电路。要求写出各触发器的状态方程，画出完整的状态图（按Q3Q2Q1排列）。(2006)35.试分析题35图所示时序电路。要求写出各触(2007)30.分析题30图所示时序电路。要求写出各触发器的状态方程，画出X=1时的状态图（按Q2Q1排列），并说明X=1时的逻辑功能。(2007)30.分析题30图所示时序电路。要求写出各触发(2009)30.分析题30图所示时序电路。要求：（1）写出各触发器的状态方程；（2）画出状态图（按Q3Q2Q1排列）。题30图(2009)30.分析题30图所示时序电路。要求：题30图(2009)30.分析题30图所示时序电路。（1）写出各触发器的状态方程及输出方程；（2）画出状态图（按Q2Q1排列）。题30图(2009)30.分析题30图所示时序电路。题30图四、同步计数器的设计根据设计要求画原始状态图最简状态图，确定触发器数目和类型画电路图检查电路能否自启动1246求时钟、输出、状态、驱动方程5状态分配3化简1.基本步骤确定输入、输出变量及状态数2n-1<M≤2n（一）方法之一四、同步计数器的设计根据设计要求画原始状态图最简状态图，确定例：设计一个带有进位输出端的十三进制计数器.解：该电路不需输入端,有进位输出用C表示，规定有进位输出时C=1，无进位输出时C=0。十三进制计数器应该有十三个有效状态，分别用S0、S1、…S12表示。画出其状态转换图：1建立原始状态图例：设计一个带有进位输出端的十三进制计数器.解：该电路不需输状态转换图不需化简。因为23<13<24，因此取触发器位数n=4。对状态进行编码，得到状态转化表如下：状态化简2状态分配3状态转换图不需化简。因为23<13<24，因此取触发器位数n4选触发器，求时钟、输出、状态、驱动方程电路次态/输出（）的卡诺图4选触发器，求时钟、输出、状态、驱动方程电路次态/输出（状态方程：状态方程：状态方程：状态方程：

若选用4个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，即,找出驱动方程。若选用4个JK触发器，需将状态方程变换成JK比较得到触发器的驱动方程：比较得到触发器的驱动方程：画电路图5&&&&&1画电路图5&&&&&1

将0000作为初始状态代入状态方程计算次态，画出状态转换图，与状态转换表对照是否相同。最后检查是否自启动。由状态转换图可知该电路能够自启动.检查电路能否自启动6将0000作为初始状态代入状态方程计算次态，例：设计一个可控的同步加法计数器，要求当控制信号M=0时为六进制，M=1时为三进制。解：M=0时，N=6；M=1时，N=3六进制计数器应该有六个有效状态，分别用S0、S1、…S5表示。画出其状态转换图：1建立原始状态图X表示可以取任意值。可控计数器MC1C2(N=6时的进位)(N=3时的进位)(输入计数脉冲)例：设计一个可控的同步加法计数器，要求当控制信号M=0时为六因为22<6<23，因此取触发器位数n=3。对状态进行编码，得到状态转化表如下：2状态分配因为22<6<23，因此取触发器位数n=3。对状态进行编码，3选触发器，求时钟、输出、状态、驱动方程电路次态/输出（）的卡诺图0001111000001/00010/00100/00011/0001101/00000/10×××/×××××/××11×××/×××××/×××××/×××××/××10001/00010/00×××000/01000111100000100110××11××××1000×0的卡诺图3选触发器，求时钟、输出、状态、驱动方程电路次态/输出（3选触发器，求时钟、输出、状态、驱动方程电路次态/输出（）的卡诺图0001111000001/00010/00100/00011/0001101/00000/10×××/×××××/××11×××/×××××/×××××/×××××/××10001/00010/00×××000/01000111100000100110××11××××1000×0的卡诺图3选触发器，求时钟、输出、状态、驱动方程电路次态/输出（状态方程：000111100001010100××11××××1001×0000111100010010110××11××××1010×0的卡诺图的卡诺图0001111000001/00010/00100/00011/0001101/00000/10×××/×××××/××11×××/×××××/×××××/×××××/××10001/00010/00×××000/01状态方程：000111100001010100××11×××状态方程：000111100000000101××11××××1000×0的卡诺图000111100000000100××11××××1000×1的卡诺图状态方程：000111100000000101××11×××

若选用3个JK触发器，需将状态方程变换成JK触发器特性方程的标准形式，即,找出驱动方程。比较得到触发器的驱动方程：若选用3个JK触发器，需将状态方程变换成JK画电路图4画电路图4

无效状态转换情况：检查电路能否自启动51111011010100100M=00111110011101011101000000010000010110011M=1无效状态转换情况：检查电路能否自启动5110

将000作为初始状态代入状态方程计算次态，画出状态转换图，与状态转换表对照是否相同。最后检查是否自启动。由状态转换图可知该电路能够自启动.检查电路能否自启动51111011010100100M=00111110011101011101000000010000010110011M=1将000作为初始状态代入状态方程计算次态，画(2003)39．试用D触发器和逻辑门设计两位二进制同步可逆计数器，当输入M=0时按加法计数，当M=1时按减法计数。要求画出状态图，写出各触发器的状态方程及驱动方程（不要求画逻辑图）。(2003)39．试用D触发器和逻辑门设计两位二进制同步可逆(2005)36.试用D触发器和逻辑门设计一同步计数器，其状态图如题36图所示。要求写出各触发器的驱动方程及输出方程（不要求画逻辑图）。(2005)36.试用D触发器和逻辑门设计一同步计数器，其(2006)39.根据题39图所示状态图设计一个同步计数器，试用D触发器及逻辑门实现。要求画出各触发器次态的卡诺图并求出各触发器的驱动方程（不要求画逻辑图）。(2006)39.根据题39图所示状态图设计一个同步计数器(2007)36.用D触发器设计同步五进制计数器，其状态转换图如题36图所示。要求列出状态转换表，写出各触发器的驱动方程及输出方程。（不要求画逻辑图）(2007)36.用D触发器设计同步五进制计数器，其状态转(2008)36.用D触发器及门电路设计一同步时序电路，其状态图如题36图所示。要求写出各触发器的驱动方程及输出方程（无需画逻辑图）。题36图(2008)36.用D触发器及门电路设计一同步时序电路，其(2009)36.试

用JK触发器及逻辑门电路设计一同步时序电路，其状态图如题36图所示。

图中X为控制端，Z为进位输出端。要求写出各触发器的驱动方程及输出方程（不要求画逻辑图）。题36图(2009)36.试用JK触发器及逻辑门电路设计一同步时序74LS161/163—4位二进制同步加法计数器74LS161的逻辑简图及功能时钟脉冲（上升沿有效）异步清零端（低电平有效）同步预置数控制端（低电平有效）数据输入端输出端计数（使能）控制端（高电平有效）进位输出端1.中规模数字集成电路计数器（二）方法之二用反馈归零获得N进制计数器74LS161/163—4位二进制同步加法计数器74LS1234567816151413121110974161(3)VCCCOQ0Q1Q2Q3CTTLDCR

CP

D0

D1D2D3

CTP地引脚排列图逻辑功能示意图74161Q0Q1Q2Q3CTTLDCOCPCTPCR

D0

D1D2D3000000110011CR=0Q3Q0=0000同步并行置数CR=1，LD=0，CP异步清零Q3Q0=D3D074LS161/163—4位二进制同步加法计数器12345674161的状态表

输入

输出

注CRLDCTP

CTTCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1CO010

d3

d2

d1d0

111111011000000d3

d2

d1

d0

计数

保持

保

持

0清零置数CR

=

1,LD

=

1,CP，CTP=CTT=

1二进制同步加法计数CTPCTT=0CR

=

1，LD=

1，保持若CTT=0CO=0若CTT=17416374161的状态表输入输74LS161/74LS163正常计数时的状态转换图：实际芯片形状：每记录16个状态后回074LS161/74LS163正常计数时的状态转换图：实际芯1)74191（单时钟）74191Q0Q1Q2Q3U/DLDCO/BOCPCTD0

D1D2D3RC加计数时CO/BO=Q3nQ2nQ1nQ0n并行异步置数减计数时CO/BO=Q3nQ2nQ1nQ0nCT

=

1,CO/BO

=

1时，1234567816151413121110974191D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRC

CO/BOLDD2D3LDCTU/DCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+10d3

d2

d1d0

10010111d3

d2

d1

d0加法计数

减法计数保持

集成4位二进制同步可逆计数器加法计数器1)74191（单时钟）74191Q0Q1Q21234567816151413121110974193D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0CRBOCO

LDD2D32)74193(双时钟)CO74193Q0Q1Q2Q3LDCPUCRD0

D1D2D3BOCPDCRLDCPU

CPDD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1注100d3

d2

d1d0

01101101110000d3

d2

d1

d0

加法计数

减法计数

保持异步清零异步置数BO=CO=112345123456714131211109874197CT/LDQ2D2D0

Q0

CP1地VCCCRQ3D3D1Q1CP074197Q0Q1Q2Q3CRCP1D0

D1D2D3CP0CT/LD74197、74LS197计数/置数异步清零异步置数加法计数二—八—十六进制计数集成4位二进制异步计数器加法计数器12345(四)集成十进制同步计数器74160、741621234567816151413121110974160(2)VCCCOQ0Q1Q2Q3CTTLDCR

CP

D0

D1D2D3

CTP地(引脚排列与74161相同)异步清零功能：(74162同步清零)同步置数功能：同步计数功能：保持功能：进位信号保持进位输出低电平1.集成十进制同步加法计数器(四)集成十进制同步计数器74160、7416212.集成十进制同步可逆计数器(1)74190(单时钟，引脚与74191相同)异步并行置数功能：同步可逆计数功能：加法计数减法计数保持功能：1234567816151413121110974191D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRCCO/BOLDD2D32.集成十进制同步可逆计数器(1)74190(单时钟(2)74192(双时钟，引脚与74193相同)1234567816151413121110974193D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0CRBOCO

LDD2D3异步清零功能：异步置数功能：同步可逆计数功能：加法计数减法计数保持功能(2)74192(双时钟，引脚与74193相同)1方法用触发器和门电路设计用集成计数器构成清零端置数端(同步、异步)二、任意进制计数器的构成方法方法用触发器和门电路设计用集成计数器构成清零端置数端(同步、一、利用同步清零或置数端获得N进制计数思路：当M进制计数到

SN

–1后使计数回到

S0

状态2.求归零逻辑表达式；1.写出状态SN

–1的二进制代码；3.画连线图。步骤：[例]

用4位二进制计数器74163构成十二进制计数器。解：1.=10112.归零表达式：3.连线图74163Q0Q1Q2Q3CTTLDCOCPCTPD0

D1D2D3CR1&同步清零同步置零一、利用同步清零或置数端获得N进制计数思路：当M进二、利用异步清零或置数端获得N进制计数

当计数到SN

时，立即产生清零或置数信号，使返回S0状态。（瞬间即逝）思路：步骤：1.写出状态SN

的二进制代码；2.求归零逻辑表达式；3.画连线图。[例]

用二-八-十六进制异步计数器74197构成十二进制计数器。74197Q0Q1Q2Q3CP0D0D1D2D3CRCPCP1LDCT/&状态S12的作用：产生归零信号异步清零异步置零二、利用异步清零或置数端获得N进制计数当计数到SN(一)

归零法存在的问题和解决办法

各触发器的动态特性和带负载情况不尽相同，且有随机干扰信号，造成有的触发器已归零，有的不能归零。74161Q0Q1Q2Q3CTTLDCOCPCTPD0

D1D2D3CR11&11001一种提高归零可靠性的方法&&QQSR计到S12=1100前：10101计到S12=1100时()：11010001CP

=

0之后：01100有足够的时间归零三、提高归零可靠性和计数容量的扩展思路：用RS触发器暂存清零信号，保证有足够的归零时间。(一)归零法存在的问题和解决办法各触发器的(二)计数容量的扩展1.集成计数器的级联74161(1)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774161(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP11111CO016

16

=

25674290(个位)Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74290(十位)Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1Q0Q1Q2Q3Q0Q1Q2Q312481020408010

10

=

100(二)计数容量的扩展1.集成计数器的级联74161(12.利用级联获得大容量N进制计数器1)级联N1和N2进制计数器，容量扩展为N1N2N1进制计数器N2进制计数器CP进位CCP[例]用74290构成六十进制计数器74290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1Q0Q1Q2Q3Q0Q1Q2Q3N1=10N2

=

6个位十位异步清零个位芯片应逢十进一60=610=N1N2=N2.利用级联获得大容量N进制计数器1)级联N12)用归零法或置数法获得大容量的N进制计数器[例]

试分别用74161和74162接成六十进制计数器。Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774161(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP111CO074161(1)用SN

产生异步清零信号：用

SN–1产生同步置数信号：&11&先用两片74161构成256进制计数器2)用归零法或置数法获得大容量的N进制计数器[例]试1.同步清零(或置数)端计数终值为SN–1

异步清零(或置数)端计数终值为SN2.用集成二进制计数器扩展容量后，终值SN(或SN–1)是二进制代码；用集成十进制计数器扩展容量后，终值SN

(或SN–1)的代码由个位、十位、百位的十进制数对应的BCD代码构成。要点1.同步清零(或置数)端计数终值为SN–12.用集成(2002)CPCTPCTTD1D2D3D4Q1Q2Q3Q4×0×××××××0000↑10××D1D2D3D4D1D2D3D4↑1111××××计数×110×××××保持×11×0××××保持26.(8分)电路如题图所示，要求：(1)画出74161状态图；(2)写出F与Q4Q3Q2Q1的逻辑函数表达式。74161（四位二进制加法计数器）功能表(2002)CPCTPCTTD1D2D3D4Q1Q2Q3Q4(2002)输入输出工作清除置数时钟使能Q1Q2Q3Q4进位CPPTCOHHHH––计数HLXXD1D2D3D4–数据预置LXXXLLLL–清除HXXXHHLLHH–31.请采用置数归零法，用74LS162设计一个六进制计数器。74LS162工作状态(2002)输入输出清除置数时钟使能Q1Q2Q3Q4进位CP(2005)31.题31图所示电路中，74161为同步4位二进制加计数器，

为异步清零端，

为同步置数端。（1）题31(a)图构成几进制计数器？（2）题31(b)图构成几进制计数器？(2005)31.题31图所示电路中，74161为同步4位(2006)25.题25图所示电路中，74161为同步4位二进制加计数器，

为同步置数端，则该电路为

进制计数器。(2006)25.题25图所示电路中，74161为同步4位(2007)31.题31图所示电路中，74161为同步4位二进制加计数器，

为异步清零端，

为同步置数端。（1）画出题31（a）图所示电路的状态转换图，指出为几进制计数器？（2）指出题31（b）图为几进制计数器？(2007)31.题31图所示电路中，74161为同步4位(2008)31.题31图所示电路中，74161为同步4位二进制加计数器，

为异步清零端，

为同步置数端，试分析题31（a）图、题31（b）图各构成几进制计数器？题31图(2008)31.题31图所示电路中，74161为同步4位(2009)31.题31图所示电路中，74163为同步4位二进制加计数器，

为同步清零端，

为同步置数端.(1)题31（a）图构成几进制计数器？(2)题31（b）图各构成几进制计数器？(2009)31.题31图所示电路中，74163为同步4位寄存器

寄存器是数字系统常用的逻辑部件，它用来存放数码或指令等。它由触发器和门电路组成。第三节寄存器和移位型计数器

组成原理寄存器是由具有存储功能的触发器组合起来构成的。∵一个触发器可以存储1位二进制代码，∴存放n位二进制代码的寄存器，需用n个触发器来构成。寄存器寄存器是数字系统常用的逻辑部件，它用来存放数码数据可以在移位脉冲作用下依次逐位右移或左移。

按功能分类（1）基本寄存器（2）移位寄存器只能并行送入数据，需要时也只能并行输出。数据传输方式可见，它十分灵活，因此用途也很广。

并行输入、并行输出

串行输入、串行输出

并行输入、串行输出

串行输入、并行输出数据可以在移位脉冲作用下依次逐位右移或左移。按功能分类（一、基本寄存器仅有寄存数码的功能。清零通常由D触发器或R-S触发器组成RD..QDF0d0Q0.Q.DF1d1Q1.d2Q.DF2Q2QDF3d3Q30000（1）清零。RD=0，异步清零。即有：一、基本寄存器仅有寄存数码的功能。清零通常由D触发器或R-一、基本寄存器清零寄存指令并行输入方式RD..QDF0d0Q0.Q.DF1d1Q1.d2Q.DF2Q2QDF3d3Q300001101寄存数码1101（2）送数。RD=1时，CP上升沿送数。即有：并入并出一、基本寄存器清零寄存指令并行输入方式RD..QDF0d0Q一、基本寄存器清零寄存指令并行输入方式RD..QDF0d0Q0.Q.DF1d1Q1.d2Q.DF2Q2QDF3d3Q3000011011101触发器状态不变（3）保持。在RD=1、CP上升沿以外时间，寄存器内容将保持不变。一、基本寄存器清零寄存指令并行输入方式RD..QDF0d0QRDSDd3RDSDd2RDSDd1RDSDd010清零1100寄存指令&Q0&Q1&Q2&Q3取数指令1100并行输出方式&&&&QQQQ00000011状态保持不变10101111RDSDd3RDSDd2RDSDd1RDSDd010清零11二、

移位寄存器不仅能寄存数码，还有移位的功能。

所谓移位，就是每来一个移位脉冲，寄存器中所寄存的数据就向左或向右顺序移动一位。按移位方式分类单向移位寄存器双向移位寄存器二、移位寄存器不仅能寄存数码，还有移位的功能。寄存数码1.单向移位寄存器清零D1移位脉冲23410111QQ3Q1Q2RD0000000100101011010110111011QJKF0Q1QJKF2QJKF1QJKF3数据依次向左移动，称左移寄存器，输入方式为串行输入。QQQ从高位向低位依次输入寄存数码1.单向移位寄存器清零D1移位脉冲23410111Q1110010110011000输出再输入四个移位脉冲，1011由高位至低位依次从Q3端输出。串行输出方式清零D10111QQ3Q1Q2RD10111011QJKF0Q1QJKF2QJKF1QJKF3QQQ5移位脉冲7861110010110011000输出再输入四个移位脉冲，10左移寄存器波形图12345678C1111011DQ0Q3Q2Q11110待存数据1011存入寄存器0111从Q3取出左移寄存器波形图12345678C1111011DQ0Q3Q四位左移移位寄存器状态表0001123移位脉冲Q2Q1Q0移位过程Q3寄存数码D001110000清零110左移一位001011左移二位01011左移三位10114左移四位101并行输出再继续输入四个移位脉冲,从 Q3端串行输出1011数码右移移位寄存器四位左移移位寄存器状态表0001123移位脉冲Q2Q11清零0寄存指令并行输入串行输出DQ2SDRDd2&F2Q1SDRDd1&F1Q0SDRDd0&F0DDQ3SDRDd3&F3D串行输入移位脉冲DC2.并行、串行输入/串行输出寄存器1清零0寄存指令并行输入串行输出DQ2SDRDd2&F2Q1寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行输出串行输入/串行输出F3F2F1F0d0d1d2d3Q0Q1Q2Q3F3F2F1F0dQ0Q1Q2Q3F3F2F1F0d0d1d2d3Q3Q3F3F2F1F0d寄存器分类并行输入/并行输出串行输入/并行输出并行输入/串行3.双向移位寄存器：既能左移也能右移。DQ2DQ1DQ0>1&11>1&>1&.RDCS左移输入

待输数据由低位至高位依次输入待输数据由高位至低位依次输入101右移输入移位控制端000000&&&&&&0103.双向移位寄存器：既能左移也能右移。DQ2DQ1DQ0>右移串行输入左移串行输入UCCQ0Q1Q2Q3S1S0

C16151413121110913456782D0D1D2D3DSRDSL

RDGNDCT74LS194并行输入三、集成双向移位寄存器74LS19474LS194的逻辑简图及功能右移串行输入左移串行输入UCCQ0Q1Q2Q3S1S0C10111100011011直接清零(异步)保持右移(从Q0向右移动)左移(从Q3向左移动)并行输入

RD

CS1

S0功能CT74LS194功能表UCCQ0Q1Q2Q3S1S0

C161514131211109CT74LS19413456782D0D1D2D3DSRDSL

RDGND0111100011011直五、

环行分配器QJKQQ0F0QJKQQ1F1QJKQQ2F2CQ0Q1Q2K0=Q2

J0=Q2

J1=Q0J2=Q1

K1=Q0

K2=Q1000001011110100111五、环行分配器QJKQQ0F0QJKQQ1F1QJKQQ2环行分配器工作波形Q2Q1Q0C12345678Q0Q1Q