计组课件第4章主存储器

读机态读机态第4章主器第4章主器（一）器的分（二）器的层次化结（三）随机存取SRAM器的工作原DRAM器的工作原（四）只读（五）主器与CPU的连（六）双口RAM和多模块 4．14．1主器处全机的地位PI/O I/OMEM .I/O2主内器ROM(不可改写ROM)4.4.3 容量是指器系统能容纳的二进制总位数，常用字节数或(1若主存按字节编址，即每个单元有8位，则相应地用字节数表1MB＝1K×1K＝1024×1024B1GB＝1KMB＝1024×1024×1024B(2)例1某计算机的字长16位，它的容量是64KW，若按字节编址，那么它的容量可表示成128KB。例2机器字长32位，其容量为4MB，若按字编 计算机机A．0A．0～1MW- B．0～1MB-C．0-4MW- D．0～4MB-★某机字长32位 容量为256KW，若按字节编址，它 A0～1MW- B0～512KB-C0～1MB- D0～256KB- ★某计算机字长16位，其容量为2MB，若按半字编址， A.0～8M- B.0～4M-C.0～2M- D.0～1M- ★某计算机字长32位，容量是8MB，若按双字编址，那么它的寻址范围是 。A.0～256K- B.0～512K-C.0～1M- D.0～2M- 存取时间 存取期 1/Tm乘以总线宽度W就是单位时间内写入存储器或从器取出信息的最大数量，称为最即：最大数据传送速率=W/Tm(位／秒)4.4主器的基本结构和基本操器的基本操作如下：（见地址→ARCPU发读命令，则：M（AR）→DR，地址→AR，数据→DR，CPU发写命令，则（AR），器发ready命令4．5读/写44．5读/写4.5.1静 元电路X T5、T6、T7、T8AB静态 Y其特点是当供电电源切断 ①①保持状态(X、YT、T截止；或T、T截止或T、T、T、T均截止） T导通→A 保持“0”态：T导通→B B高←T截 A高→T截②写入状态(X、YTT 位线，即T5、T6、T7、T8写位线2为→B高→T1导通A位线1加低电平→A低→T2写位线2为低电平→B低→T1位线1加→A高→T2导通位线(X、Y译码线为，即T5、T6、、TVcc从T4到T6、T82有电流。所以，不同的位线上的电流使放大器读出不同的信息1和0。 AB2.静态器(体 一个4×4的 矩阵的结构如P108图4.3所 P107图4.2。P108图4.3中 矩阵4×4＝16×1位， 译码器 译码器 X64×6464×64的假定X方向有m根选择线，Y方向有n根选择线，则矩阵位。若用4个同样的矩阵，则可组成字长为4位、容量为单译码结构中，地址译只有一个，译的输出，选择对应的一个字。若地址线数n＝2，译码后输出＝4个状态，对应4个地址使器的成本迅速上升，性能下降。例如，n＝12时，译输出为2根选择线，每根选择线还要配一个驱动器。所以，单译码结构为了减少驱动器数量、降低成本，器一般采用双译码结构。这由于一块集成的容量有限，要组成一个大容量的器，往往需要将多块 暂时不用的问题，这就是所谓片选。只有片选信号CS有效时，该才被选中，此片所连的地址线才有效，才能对它进行读或写操作。片选和读／写控制电路如图所示。 CS＝0时若WE＝0W＝控制写入电路进行写入；WE＝1R＝ 控制读出电路进行读出；CS＝1时R＝0、W＝读与写均不能进行。器每一必须有一片选信号，对于RAM器还必须有一读／写信号，加上电源线、地线组成的所有引脚。2114（2114（1K×4）的例 解：①16K＝2，所以地址线14根；字长8位，所以数据线8，加上选信号，读／写信号，电源线、地线，该引出线的最小数②器的地址范围为0000H～3FFFH例2某一SRAM，其容量为512×8位，除电源端和接地端外，该芯 下面的图示出RAM的读周期与写周期的时(1)读周期ttt t地址CTttWtD 为了保证有效数据的可靠写入，地址有效的时间至少应为tWC＝tAW＋tW＋tWR线为低电平时，器按当时地址2450H把数据线上的数据写。 本次课程习题P1265.5.RAM器的扩展由于每一个集成片的容量终究是有限的，所以需要一定数量由mK×n1的器组成mK×n2的器，需(n2／n1)片mK×n1的器。位扩展的连接方式是将多片器的地址、片选、读写控制端相解：由16K×42)片16K×4器器组成16K×8，器扩展图如图4.1016K16KD4～D7字扩展指的是增加器中字的数量由mK×n的器组成mK×n的器，需(m／m)片mK×n的器静态器进行字扩展时，将各的地址线、数据线、读写控制线相应并联，而由片选信号来区分各的地址范围。例2由16K×8的器组成64K×8的器，画出该器的组成逻辑框图。（P120）解：由16K×8的器组成64K×8的器，需(64／16＝4)片16K×8的器。图4.19所示是字扩展连接方式图，其中数据线D～D与各片的数据端相连，地址总线低位地址A～A与各的14位地址端相连，而两位地址A、A经过译和4。A161000………0111……….100003FFF2000………0111……….140007FFF3000………0111……….18000BFFF4000………0111……….1C000FFFF实际器往往需要字向和位向同时扩充，由m1K×n1的器组成m2K×n2的器，需(m2／m1)×(n2／n1)片m1K×n1的存储器。例3用16k×8位的SRAM构成64K×16位的器，要求画解：用16k×8位的SRAM构成64K×16位的器，需(64／16×16／8)＝8片16K×8的器(先位扩展再字扩展）。称A13～A0为地址，A15～A14为外部地址，也称 ×4组成4K×8×4组成4K×8已知某16位机的主存采用存贮器，地址码为20位，若使用8K×8位SRAM组成该机所允许的最大主存空间，并选用模块板结构形式。问：①若每个模板为64K×16②每个模块内共有多少片RAM③主存共需多少RAM？CPU如何选择模块板①由于主存地址码给定20位，所以最大空间为2=1M，主存的最大容量为1MW。现在每个模块板的存贮容量为64K×16，所以主存共需1024K/64K=16块板。②每个模块板的存贮容量为64K×16，现用8K×8位的SRAM。每块板采用位并联与地址串联相结合的方式：即用2片SRAM拼成8K×16位(共8组)，用地址码的低13位(A～A)直接接到的高3位(A～A)通过3：8译输出分别接到8组的片选端，8×2=16个③根据前面所得，共需16个模板，每个模板上有16片，故主存共需16×16=256片(SRAM)。CPU选择各模块板的方法是：A～A为地址，AAA为模块板的选择地址，AAAA通过4：16译输出选择各模块。译译 YAB3：8译AA使能端 1．1．已知某64位机的主存采用存贮器，地址码4.6只读器DRAM和SRAM均为可任意读／写的随机器，当掉电时，所的内容立即，所以是易失性器。而ROM器，即使停1.掩模式只读器掩模式M由制造商在制造时写入内容，以后只能读而不能再写 器PROM可由用户根据自己的需要来确定ROM中的内容，常见的熔丝式PROM是以熔丝的接通和断开来表示所存的信息为“1”或“0”,如图所示。刚出厂的产品，其熔丝是全部接通的，使用前，用户根据需要断开某些单元的熔丝(写入)。断开后的熔丝是不能再接通了，因此，它是写入的器。掉电后不会影响其所的内容。 EPROM元用浮置栅中有无电子来分别GE2PROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制(因氧化层被磨损)，一般为10万次。其读写操作可按每个位或每个字节进行，类似于SRAM，但每字节的写入周期要几毫秒，比SRAM长得多。FlashMemory是在EPROM与E2PROM基础上发展起来的，它与EPROM一样，用单管来一位信息，它与E2PROM相同之处是快擦除读写器兼有ROM和RAM两者的性能，又有ROM目前价格已略低于DRAM，容量已接近于DRAM，是唯一具有大量、非易失性、低价格、可改写和高速度(读)等特性的器。它是近年来发展很快很有前途的器。用户用户一般所使用的只读器(ROM)是EPROM器，它与RAM器的区别是没有WE信号，但增加了一个高压输入引脚和一个编程脉冲(宽50ms)两个写入信号。2716是2K×8EPROM，因为2K＝211，所以地址线11根；字长8位，所以数据线8；加上选信号，高压输入引脚线、编程脉冲(宽50ms)线、电源线、地线，该引出线的最下所给设计一个器，容量为32KB，其中址范围。(RAM：8K×8，ROM：8K×4)每种各需要多少片 例例3用8K×8位的ROM和8K×4位的RAM芯片组成器，按字节编址，其中RAM的地址为FFFFH，画出此器组成结构图及与CPU的连接RAMRAM0000000000000000～0101111111111111，A～A从地址AAA从所以RAM的容量为：8K×3=24KRAM用8K×4的组成，需8K×4的6片214=16K。ROM用8K×8的组成，需8K×8的2片。ROM1100000000000000～1111111111111111高为地址AAA从。 例 某机中，已知ROM的地址空间为0000H～3FFFH， ，再用 8K×8形成16K×8的RAM域，起始地址为8000H，RAM 有CS和WE信号控制端，地址不同 器设计，可选择两种000000000000 100000000000 101000000000 用A15A14A13作译输入，则Y0和Y1选 YYYYYYY38AB 则Y0选 A例5．用64K×8的RAM和32K×16的ROM设计地址范围为10000H∽1FFFFH，其余为RAM0000000000000000111111111111010000000000000111111111111110000000000000101111111111111100000000000011111111111111000000000011111111100000000111111111 （2）因为RAM的地址范围为0000H~0FFFH，所以 Y0 A 0 0。 128K×16的器，其中ROM的地址范围为PU的地址总线16根(～，是低位)，双向数据总线8根D～D)，控制总线中与主存有关的信号有REQ允许访存，低电平有效，E(读命令，低电平写命令。0～8191为系统程序区，由EPROM组成8192～32767现有如下EPROM8K×8SRAM：16K×8位，2K×8位，4K×8位，8K×8请从上述中选择设计该计算机的主器画出主存逻辑框图，注意画选片逻辑(可选用门电路及 )根据以上分析选用EPROM根据以上分析选用EPROM:8K×8SRAM:8K×8 1片，地址分析如下000000000000001000000000111110000000根据以上分析选用EPROM8K×8SRAM:8K×8 113:8 1片，地址分析如下000000000000000111111111 001000000000010111111111 011000000000011111111111111110000000111111111111 与与DDDDDD8KBAAAAAM3：8ABC【相关知识】器的设计，即能按8位，又能按16 BCD说明0011不偶010010101101用16K×8的设计一个64K×32的器。当B1B0=00时32位数；当B1B0=01时16位数；当B1B0=10时【相关知识】器的设计，即能按8位，又能由于要求器能按字节，即 BBACDE00011不00100 不00100 不01011 不1100 不0010 10001 10100 10100 译译译译 的需要CSCSCSCSCSCS

1.1.的扩展原理（位扩展、字扩展和字2.模块化器设计的工作原3.ROM元的工作原4.ROM的原5.ROM的外部特6.器系统设计举作业4。4．8动 器 器(DRAM)，它利用电容器 数据，可以提高器 个单元中的信息。为了缩小器的体积，提高集成度，动态元单管动态元电路如图所示，它由一个管子和一1.单管动1.单管动 C写”1”加低电平;写”0”.读出：字选择线为 的电荷，通过T输出到数据线上，通过 为了节省面积，这种单 16K×l位动态器的框图见P111，单元采用单管单元。该①16K＝2＝2×2＝128×128，但由于读出放大器的需要，将128×128矩阵分成两个64×128的矩阵，分布在读出放大器的两边。读出信号保存在读出放大器(简称读放)中，读出放大器由触发器构成。在读出时，读出放大器又使相应的单元的信息自动恢复(重写)，所以读出放大器还用作再生放大器。②16K字器需14位地址码，为了减少封装引脚数，地址码分两批(每批7位)送至器。先送行地址，后送列地址。行地址由行地址选通信号RS送入，列地址由列地址选通信号CS送入。与静态器有所不同。线、RAS线、CAS线、WE线、刷新线、电源线和地线共16个引脚。例题某一动态例题某一动态RAM，容量为64K×1，除电源线、接地线和刷新线外，该的最小引脚数目应为多少。综上所述，除电源线、接地线和刷新线外，该的器的刷新刷新动态元是依靠栅极电容上有无电荷来表示信息的，但电容的绝缘电阻不是无穷大，因而电荷会泄漏掉。通常，MOS管栅极电容上的电荷只能保持几个毫秒。为了使已写入器的信息保持不变，一般每隔一定时间必须对体中的所有单元的栅极电容补充电荷，这个过程就是刷新。动 器如何刷新②刷新通常是一行一行地进行的，与 周期数与DRAM的扩展无关，只与单个器的结构有关，对于一个128×128矩阵结构的DRAM只（3）刷新方式设器为1024×1024矩阵，读／写周期tc＝200ns，刷新间隔为2ms，如图为集中刷新方式的时间分配图。在s内，前一段时间进行读或写或保持。保持状态即未选中状态，既不读也不写。后一段集中进行刷新。用于刷新的时间只需124个c，且集中在后段时间。前段8976个c都用来读 这种方式的主要缺点是在集中刷新的这段时间内不能进行存取访问，称之为死时间。读/写刷新读/写刷 读/写刷 这种方式下，每过1024个t整个器就刷新一次。读写周期tc＝200n，系统周期为400ns，那么，只需409.6μ即可将整个器刷新一遍。。读/ 刷 读/ 刷 它是先用要刷新的行数对2ms进行分割成1024等份，然后再将已分割的每段时间分为两部分，前段时间用于读或写或保123456123456786AAYt例例有一个16K×16 器，用1K×4位的(64×16，引脚同SRAM)构成，设读／写周期为0.1μs①采用分布刷新方式，如单元刷新间隔不超过２ms，则刷新信号周期是②如采用集中刷新方式 器刷新一遍最少用多少读／写周期？死解：①采用分布刷方式，在2ms时间内分散地把64行刷新一遍，故刷新信号的时间间隔为2ms／64＝31.25μs，即可取刷新信号周期为②如采用集中刷新方式，假定T为读／写周期，则所需刷新时间为64T因为T单位为0.1μs，ms＝2000μs，则死时间率＝（64T／2000）×100%＝0.32%In2164为64K×1bit的DRAM，元排成4个独立的128×128的矩阵，用In构成 解：(1)64K×lbit扩展成256K×8bit，总共需要8×4＝32片In。RASCASt0，t1有关，还与器的寻址空间有关，t2＝t1＋Δt。In2116片内寻址需要16根地址线，而器为256KB容量，需要18根地址线寻址整个空间。其中A15～A0用于片内寻址，A17A16用于译码选择4个不同的页.译码电路如图所示。所以RAS和CAS 的形成条件为：RASAAtRASAAtRASAAtRASAAtCASAAtCASAAtCASAAtCASAAt根据已知条件，根据已知条件，CPU在1μs内至少需要访存一次，采用异步刷新比较合理。对动态MOS存贮器来讲，两次刷新的最大时间间隔是2ms。由于64K×1位的RAM4个独立的128×128的矩阵构，这4个独立的128×128的矩阵可同时刷新，刷新时只对128行进行刷新，则刷新间隔为2ms／128＝15.6μs，可取刷新信号周期15μs。对全部存贮单元刷新一遍，所需实际刷新时间＝(4)(4)为(4)为了控制刷新，往往需要增加刷新控制电路，刷新控制电路的主要任务是解决刷新和U 器之间的。通常，当刷新请求和访存请求同时发生时，应优先进行刷新操作。也有些MS型动态RM本身有自刷新功能，即刷控制电路在。In8203 而设计的。2117，2118是16K×l位的DRAM，2164是64K×l位的DRAM。P122图4.21是In8203逻辑框图。根据它所控制的①在16K模式下，AL0～AL6连CPU的A0～A6；AH0～AH6在64KAL0～AL7连CPU的A0～A7AH0～AH7连 ②B②B0B1为体选信号，这两者结合起来可以分别使RAS0～RAS3有效，从而最多可对4进B1B0=00时RAS B1B0=01时RASB1B0=10时RAS B1B0=11时RASRAS0～RAS3全部有效，以实现对4同时刷新(4)刷新控制器③③REFRQ＝1时，外部对器进行刷新。若无输 RD＝0CAS＝0WE＝1WR＝0时CAS＝0同时WE用16K×1位的DRAM(16K×1位的RAM16)×(8／1)＝32片。本身地址线占14位，其组成逻辑框图如图，其中使用一片2：4译。SS这里设置8203工作在16KAL0～AL6AH0～经锁存器后形成行地址和列地址分时输出OUT0～OUT到器。由于只有一个体，所以置B1B0＝使RAS0CPU的刷新信号RFSH 反相后送REFRQ(因为REFRQ是高电平有效)控制刷新。在刷新周期，通过刷新定时器和刷新计RAS0～RAS3全部有效，以实现对(这里只有一个体)；同时 信号控制使器扩展的四个信号RAS1～RAS4对4个组的同时刷新 (5)(5) E.F.刷新是动态器（6）（6）动态M器与静态A.每 BDRAM的价格比较便宜，大约只有SRAM的1／4..F.DRAM需要再生，这不仅浪费了宝贵的时间，还需要有配套的G.SRAM一般用作容量不大的高 。 习题4．9多体交叉多体交叉器是指体内有多个容量相同的存储模块，而且各模块都有各自独立的地址寄存MARMARMARMARMARMARMDRMDRMDRMDR01201234567时MMMM序控制片内A15A14A13161000………0111……….100003FFF2000………0111……….140007FFF3000………0111……….18000BFFF4000………0111……….1C000FFFF 例例解：(1 321模 4 10模块字译MMMM08译1码41225器37123(6内存地址格内存地址格 模43 0字模块译MMMM0 3译4 78 1码18器42 2222 33(64一般交叉器为了实现流水线方式，每通过应满足T＝mτ，交叉器要求其模块数>＝m，m个字所需要时间为：t＝T＋(m1)τ。例例q32位×4128T2=mT=4×200ns=8×10－7T1=T＋(m–1)t=200ns＋=350ns=3.5×10－7W2q/T2128位 W1q/T1128位…………解：设器的解：设器的周期为T。（方案1不允许跨行1001～1007所需时间=T1010～1017所需时间=T1020～1027所需时间=T1030