一种抗esd的nmosfe单管的面积参数设计

一种抗esd的nmosfe单管的面积参数设计

1抗esd能力设计的难点现代互联电路技术的不断发展导致电路不断发展并获得高性能、低集成度和高成度，对可靠性的要求越来越高。随着CMOS器件尺寸不断缩小,ESD作为集成电路可靠性的一个主要失效机理,所引起的损伤已经成为当前CMOS集成电路的致命威胁,ESD设计及失效分析也已成为集成电路可靠性研究的最重要课题之一。在目前先进的CMOS工艺下,最常用的ESD保护电路结构仍然是基于栅极接地nMOS管(ggnMOS)和栅控晶闸管(SCR)等[1~3],但其中多指条MOSFET的抗ESD能力设计及ESD触发均匀性的问题仍然是集成电路抗ESD设计的难点和重点。本文针对国内某集成电路生产线,利用TLP测试系统,分析测试了设计的nMOSFET单管在ESD作用下的失效机理,计算了单位面积下单管的抗ESD能力,从而得到了为达到一定抗ESD能力设计的多指条nMOSFET的面积参数,并通过ESDS试验进行了分析和验证。2双极npn管特性栅极接地nMOSFET(ggnMOS)是构成ESD保护电路的一个重要组成部分,设计良好的ggnMOS不仅可以为内部电路提供基本的ESD保护,而且可以与其余电路单元一起组成稳定有效的ESD保护电路,保证VLSI电路的ESD可靠性。表征ggnMOS抗ESD能力的一个重要参数是其二次击穿电流It2。图1是一个典型的nMOSFET及其寄生的横向npn晶体管示意图,其中Rsub为衬底电阻;图2是在ESD作用下ggnMOS的典型I-V特性曲线,其中Vt1/It1为开启电压/电流,Vh为维持电压,Vt2/It2为二次击穿电压/电流。当在漏极和VSS之间施加一个正向ESD脉冲应力时,漏电压上升直至反偏的漏/衬底(n+/P-)结发生雪崩击穿,衬底电位升高直至横向npn管开启(Vt1),ggnMOS进入负微分电阻区。这样ESD应力产生的大电流就由寄生的双极晶体管承担了,通过寄生的双极npn晶体管,ESD产生的强电流被泄防到地,有效地保证了内部电路的安全性。若电流继续上升超过寄生晶体管的二次击穿电流(It2)就会发生二次击穿,二次击穿是热击穿,一旦发生二次击穿,器件就会受到损伤,二次击穿电流反映了器件的ESD强度。从图2可以看到,当ESD电压超过寄生npn管的开启电压Vt1后,nMOSFET进入负微分电阻区,电压保持在维持电压Vh,同时为ESD电流提供泄放回路,如果ESD电流超过了晶体管的二次击穿电流It2,晶体管就会被击穿烧毁。因此为了得到良好的ESD能力,通常需要的就是降低Vt1和增加It2,增加It2最常用的方法是增加保护管的面积(采用多指条晶体管),其结构就相当于多个单指条的nMOSFET并联在一起。3抗esd加固设计为了得到需要的抗ESD水平,同时又不过多的占用芯片的面积,首先针对需要投片的foundry线设计了一个标准的nMOSFET单元作为ESD测试结构,其宽长比为10/0.6,该管采用单指条设计(图3),图4是利用TLP测试该管大电流下的典型I-V特性曲线,从图中可以看到,该管的开启电压(Vt1=8.3V)小于二次击穿电压(Vt2=9.0V),也就是说这种结构的单管ggnMOS并联构成多指条晶体管时在大电流的情况下可以保证各指条均匀导通,这样在通常情况下利用增大面积提高抗ESD能力的时候就不需要改变单管单元的版图结构,只需要将单管并联就可以得到更高的抗ESD能力,这对于本文利用进行ESD加固设计是有利的,多个这种结构并联在一起可提高整体的抗ESD能力而不用担心非均匀触发的问题,因为在单个结构进入二次击穿之前其余的结构已经开启了。多指条nMOSFET要达到设计的抗ESD能力,必须要保证各个指条均能导通,共同承担泄放ESD大电流的任务。如果只有一根指条导通,多指条nMOSFET的作用就等同于单指条的nMOSFET,其抗ESD能力将大幅降低。通常情况下,当ESD应力作用于多指条nMOSFET时,首先多指条nMOSFET中的任意一根指条触发导通,进入负微分电阻区,开始泄放ESD大电流,电压缓慢回升。如果nMOSFET的单指条二次击穿电压(Vt2)小于开启电压(Vt1),在ESD应力触发其余指条之前,该指条已经进入二次击穿区,造成器件失效,不能达到设计的ESD强度(如图5所示);如果单指条二次击穿电压(Vt2)大于开启电压(Vt1),在已触发的指条进入二次击穿之前,ESD应力引起的电压将再次超过nMOSFET的开启电压,第二根指条被触发,与第一根指条一起泄防ESD大电流,这样进行下去,直至整个nMOSFET导通。即,要达到设计目的,设计的nMOSFET二次击穿电压必须大于其触发开启电压。从上面的分析可以看到,nMOSFET的抗ESD强度是由其寄生横向npn晶体管决定的。对确定的ESD耗散功率而言,横向npn的工作依赖其电流增益(β)、雪崩倍增因子(M)以及衬底有效电阻(Rsub),对于ggnMOS,在自偏压模式下,横向npn的电流增益与开启电压(Vt1)和维持电压(Vh)之比成正比。横向npn导通时,M、β和Rsub由下列各式确定:从典型的大电流I-V特性上还可看到该管的二次击穿电流为60mA左右,也就是说单位长度上的二次击穿电流为6mA,从二次击穿电流与抗ESD能力的关系式V=It2×R可知,要达到4000V的抗ESD能力,此种结构的nMOSFET面积至少应为444µm(其中R取标准人体模型电阻1500Ω),考虑其它因素的影响,在本文的电路设计中,取最小面积为500µm。4抗esd能力下降对设计的电路作HBM模型的抗静电等级评价试验,结果发现该电路与本文设计值的一样,能通过4000V的ESDS试验,但电路未能通过4500V的ESD试验。分析ESD试验过程,发现该电路能通过4500V的对地正ESD脉冲,但加负4500V的ESD脉冲时在I/O脚与电源之间出现了短路,对失效样品进行失效分析证实了这一点,如图6所示,箭头所指部位为ESD损伤点,明显的在I/OPAD与电源VCC之间的反偏二极管被击穿,使I/O脚与电源之间出现了短路。要进一步提高该电路结构的抗ESD能力,将VCC接触孔与PAD接触孔之间的距离适当增加是一个不错的选择。同时,对未加保护的I/O端口,其抗ESD能力<2000V,如图7所示是其中一个端口在2000VESD应力下出现的失效:输出NMOSFET的漏端对地ESD放电击穿,在放电电弧作用下,漏极上的金属熔融同时随电弧作用溅散到源端,造成源/漏短路;漏极PAD到内部管在ESD作用下断开,形成开路。5os电路中nmosfigs工作机理及抗esd设计工艺的影响在电路设计的同时确定电路的抗ESD能力是电路设计工程师的理想,但由于缺少完善的ESD设计软件,ESD的设计验证往往只能在电路流片封装完成之后进行,造成成本的提高,本文通过对ESD作用下的CMOS电路中nMOSFET工作机理的分析,利用TLP测试得到相应的表征其ESD能力的各个电学参数,计算得到一定开启电压ESD强度所需要的单管面积,并通过试验得到了验证,为电路设计工程师进行抗ESD设计提供了指导。式中,ID是漏极电流,Isub是衬底电流。R