嵌入式系统基础教程讲可编程逻辑器件和IP核课件

《嵌入式系统原理与开发》

第2讲南京大学计算机系俞建新主讲2008年春季9/12/20231曲阜师范大学计算机科学学院《嵌入式系统原理与开发》

第2讲2008年春季8/6/202第2章可编程逻辑器件和IP核本章主要授课内容集成电路的制造流程电子设计自动化可编程逻辑器件FPGA/CPLDFPGA应用举例硅知识产权核（IP核）片上总线低功耗设计原理9/12/20232曲阜师范大学计算机科学学院第2章可编程逻辑器件和IP核本章主要授课内容8/6/202.1集成电路制造流程简介集成电路厂所生产的产品实际上包括两大部分：晶圆切片（die,也简称为晶圆）和超大规模集成电路芯片（chip,可简称为芯片）。晶圆切片是一片像镜子一样的光滑圆形薄片，是供其后芯片生产工序深加工的原材料。一个晶圆上可以印刷多个裸晶的电路版图芯片制造完毕后从一个晶圆上切割出许多裸晶对单个裸晶进行测试得到质量合格的成品裸晶将裸晶进行封装就得到芯片芯片经过严格的测试就获得了成品芯片9/12/20233曲阜师范大学计算机科学学院2.1集成电路制造流程简介集成电路厂所生产的产品实际上包括芯片制造基本流程图解切片晶圆切块裸晶有图形晶片9/12/20234曲阜师范大学计算机科学学院芯片制造基本流程图解切片晶圆切块裸晶有图形晶片8/6/202芯片原材料—硅锭硅锭是生产芯片的原材料9/12/20235曲阜师范大学计算机科学学院芯片原材料—硅锭硅锭是生产芯片的原材料8/6/20235曲阜硅锭切片—晶圆9/12/20236曲阜师范大学计算机科学学院硅锭切片—晶圆8/6/20236曲阜师范大学计算机科学学院将晶圆切割成裸晶一个晶圆片上再切割成许多裸晶（也叫管芯）9/12/20237曲阜师范大学计算机科学学院将晶圆切割成裸晶一个晶圆片上再切割成许多裸晶（也叫管芯）8/裸晶上印制版图右边给出了裸晶的实例照片。注意四周是引脚。9/12/20238曲阜师范大学计算机科学学院裸晶上印制版图右边给出了裸晶的实例照片。注意四周是引脚。8/处理器芯片的版图照片之一Sun公司的UltraSparcIV+处理器版图9/12/20239曲阜师范大学计算机科学学院处理器芯片的版图照片之一Sun公司的UltraSparcI处理器芯片的版图照片之二AMD公司的64位双核处理器Opteron9/12/202310曲阜师范大学计算机科学学院处理器芯片的版图照片之二AMD公司的64位双核处理器Opt处理器芯片的版图照片之三Intel公司的Itanium2处理器代号Madison9/12/202311曲阜师范大学计算机科学学院处理器芯片的版图照片之三Intel公司的Itanium2处多个裸晶可以封装在一个芯片内双CPU核的芯片结构9/12/202312曲阜师范大学计算机科学学院多个裸晶可以封装在一个芯片内双CPU核的芯片结构8/6/202.2电子设计自动化电子设计自动化ElectronicDesignAutomation，EDAEDA是先进的电子系统设计方法和开发工具EDA以计算机为主要工具，对使用硬件描述语言（HDL，HardwareDescriptionLanguage）为描述手段完成的数字系统设计文件，自动地完成逻辑编译、逻辑综合、结构综合（布局布线），以及逻辑优化和仿真测试，直至实现既定的电子系统功能。9/12/202313曲阜师范大学计算机科学学院2.2电子设计自动化电子设计自动化8/6/202313曲EDA目标利用EDA技术进行电子系统设计，最后实现的目标电路有3种类型。①全定制或半定制专用集成电路ASIC：ApplicationSpecificIntegratedCircuits②FPGA/CPLD（或称可编程ASIC）开发应用③印制电路板

PCB，PrintedCircuitBoard9/12/202314曲阜师范大学计算机科学学院EDA目标利用EDA技术进行电子系统设计，最后实现的目标电路数字系统硬件抽象模型设计层次行为域结构域物理域系统级自然语言描述的系统功能，部件功能描述部件及它们之间连接的方框图芯片、模块、电路板以及子系统的物理划分。芯片级算法硬件模块、数据结构的互连体部件之间的物理连接寄存器级（RTL）数据流图、状态机、状态转移表。ALU、MUX、寄存器、BUS、微定序器、微存储器等。宏单元逻辑级（门级）布尔方程、卡诺图、Z变换门电路、触发器、锁存器等元件构成的电路。标准单元布图电路级电流、电压的微分方程晶体管、电阻、电容、电感等晶体管布图9/12/202315曲阜师范大学计算机科学学院数字系统硬件抽象模型设计层次行为域结构域物理域系统级自然语言ASIC设计流程9/12/202316曲阜师范大学计算机科学学院ASIC设计流程8/6/202316曲阜师范大学计算机科学自顶向下法的ASIC设计方法第1步概念设计第2步系统架构设计与软硬件划分第3步行为级描述第4步构建模块与接口第5步功能仿真第6步逻辑综合与优化第7步布局布线设计第8步时序仿真第9步适配和验证第10步硬件测试9/12/202317曲阜师范大学计算机科学学院自顶向下法的ASIC设计方法第1步概念设计8/6/2023硬件描述语言主流的HDL有VHDL、Verilog、SystemC、Superlog和SystemVerilog等。下面分别介绍9/12/202318曲阜师范大学计算机科学学院硬件描述语言主流的HDL有VHDL、Verilog、SysVHDLVHDL的英文全称为：VeryHigh-SpeedHardwareDescriptionLanguage。它是1985年在美国国防部支持下推出的。1987年由IEEE（电气电子工程师协会，InstituteofElectricalandElectronicsEngineers）将VHDL制定为标准。参考手册为IEEEVHDL语言参考手册标准草案1076/B版，于1987年批准，称为IEEE1076-1987。1993年和1997年IEEE又对VHDL标准进行了修订。9/12/202319曲阜师范大学计算机科学学院VHDLVHDL的英文全称为：VeryHigh-SpeedVerilogVerilogHDL是在1983年由GDA（GateWayDesignAutomation）公司为其模拟器产品开发的硬件描述语言。1989年，Cadence公司收购了GDA公司，VerilogHDL语言成为Cadence公司的产品。1990年，Cadence公司决定公开VerilogHDL语言，于是成立了OVI（开放Verilog国际，OpenVerilogInternational）组织，负责促进VerilogHDL语言的推广。基于VerilogHDL的优越性，IEEE于1995年制定了VerilogHDL的IEEE标准，即VerilogHDL1364-1995；2001年发布了VerilogHDL1364-2001标准。9/12/202320曲阜师范大学计算机科学学院VerilogVerilogHDL是在1983年由GDA（SystemCSystemC是由Synopsys公司和CoWare公司合作开发的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半导体公司和嵌入式软件公司宣布成立“开放式SystemC联盟”。SystemC从1999年9月联盟建立初期的0.9版本开始更新，从1.0版到1.1版，一直到2001年10月推出了最新的2.0版。SystemC利用流行的C++编译器，在没有对C++增加新的语言构件的基础上，利用类的概念对C++进行了扩充，加入了一个类库和仿真核。设计者能利用它有效地创建软件算法、硬件结构和系统设计模型。9/12/202321曲阜师范大学计算机科学学院SystemCSystemC是由Synopsys公司和CoWSystemVerilogSystemVerilog是IEEE于2005年颁布的工业界第一个统一硬件描述和硬件验证的标准，命名为IEEE1800标准，在IEEE1364标准基础上产生。SystemVerilog增加了创建和验证抽象结构的层模型功能，可以提供对深流水线和高端芯片设计的抽象描述。它是新的硬件设计规范，特别适用于基于知识产权、大数量逻辑门和密集总线之类的芯片，提升了这类芯片的设计、仿真和验证效率。9/12/202322曲阜师范大学计算机科学学院SystemVerilogSystemVerilog是IEE2.3可编程逻辑器件可编程逻辑器件ProgrammableLogicDevice，PLD数字ASIC的重要分支，是半导体电路厂商生产的一种通用性半定制集成电路。用户通过对PLD编程可以实现所需要的逻辑功能。9/12/202323曲阜师范大学计算机科学学院2.3可编程逻辑器件可编程逻辑器件8/6/202323曲两种类型的PLD在PLD器件中有重要的两大类：复杂可编程逻辑器件CPLD：ComplexProgrammableLogicDevice现场可编程门阵列FPGA：FieldProgrammableGateArray两者功能基本相同，只是实现原理略有不同。9/12/202324曲阜师范大学计算机科学学院两种类型的PLD在PLD器件中有重要的两大类：8/6/202CPLD和FPGA的基本构成以乘积项结构方式构成逻辑行为的器件称为CPLD，如赛灵思（Xilinx）公司的XC9500系列、莱迪斯（Lattice）公司的ispLSI系列、Altera的MAX7000S系列等；以查表法结构方式构成逻辑行为的器件称为FPGA，如Altera的FLEX10K、ACEX1K或Cyclone系列、Xilinx的SPARTAN系列和Virtex系列等。9/12/202325曲阜师范大学计算机科学学院CPLD和FPGA的基本构成以乘积项结构方式构成逻辑行为的器乘积项实现PLD的示意图

ORMatrix&ANDMatrix9/12/202326曲阜师范大学计算机科学学院乘积项实现PLD的示意图

ORMatrix&ANDMROM,PAL&PLAPLAPROMPALI5I4O0I3I2I1I0O1O2O3ProgrammableANDarrayProgrammableORarrayI5I4O0I3I2I1I0O1O2O3ProgrammableANDarrayFixedORarrayO0I3I2I1I0O1O2O3FixedANDarrayProgrammableORarray与或阵列均可编程与阵列可编程或阵列固定或阵列可编程与阵列固定9/12/202327曲阜师范大学计算机科学学院ROM,PAL&PLAPLAPROMPALI5I4O0查找表（Look-Up-Table）的例子一个4输入的与门实际逻辑电路查找表实现a,b,c,d输入逻辑输出地址RAM值00000000000001000010。。。0。。。0。。。。。。。。11111111119/12/202328曲阜师范大学计算机科学学院查找表（Look-Up-Table）的例子一个4输入的与门实CPLD和FPGA的基本区别主要特点CPLDFPGA逻辑电路主要性质组合逻辑时序逻辑目标电路适应性触发器有限而乘积项丰富触发器丰富时序延迟均匀，并且可预测较大的延迟，不可预测编程灵活性小大编程方式基于电子熔丝编程基于E2PROM或FLASH编程编程次数大约一万次任意次，工作中可编程布线结构与逻辑实现复杂度低复杂度高程序信息易失性系统断电时不丢失系统断电时丢失保密性好差使用方便性高低功耗相对低相对高集成度低高9/12/202329曲阜师范大学计算机科学学院CPLD和FPGA的基本区别主要特点CPLDFPGA逻辑电路CPLD/FPGA的结构特点它们都由三大部分组成：①可编程二维的逻辑阵列块，构成了PLD器件的逻辑组成核心；②可编程的输入/输出块；③可编程的连接逻辑块的互连资源，连线资源由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块之间、逻辑块与输入/输出块之间的连接。9/12/202330曲阜师范大学计算机科学学院CPLD/FPGA的结构特点它们都由三大部分组成：8/6/2典型CPLD结构图

（Altera公司MAX7000系列）9/12/202331曲阜师范大学计算机科学学院典型CPLD结构图

（Altera公司MAX7000系列）8典型FPGA结构图

（赛灵思公司Virtex系列）9/12/202332曲阜师范大学计算机科学学院典型FPGA结构图

（赛灵思公司Virtex系列）8/6/2主流CPLD/FPGA开发工具流行的CPLD/FPGA开发工具主要来自PLD生产商。例如：Xilinx公司的Foundation；Altera公司的SynplifyPro；Lattice公司的ISPSynario；此外还包括第三方公司提供的EDA软件。这些工具都属于集成开发环境，集成了编译、仿真、测试、下载等工具。下面简单介绍三个开发工具：MAX+PLUSII、QuartusII和SynplifyPro。9/12/202333曲阜师范大学计算机科学学院主流CPLD/FPGA开发工具流行的CPLD/FPGA开发工MAX+PLUSIIMAX+PLUSII是Altera公司推出的的第三代PLD开发系统，具有开放界面，可与其他工业标准的EDA工具相连接；提供与结构无关的设计环境，可以在多种硬件平台环境下运行；提供丰富的逻辑功能库供设计人员调用；支持各种HDL语言的设计输入，包括VHDL、Verilog和Altera公司自己的硬件描述语言AHDL。MAX+PLUSII适合初学者使用。9/12/202334曲阜师范大学计算机科学学院MAX+PLUSIIMAX+PLUSII是Altera公QuartusIIQuartusII是Altera公司的第四代PLD开发系统，主要用于设计6万～100万门的大规模FPGA/CPLD，是第1个支持基于知识产权（IP）系统设计的软件；它是在MAX+PLUSII基础上升级产生的，基本操作与MAX+PLUSII有相似之处。软件运行界面如下图所示。9/12/202335曲阜师范大学计算机科学学院QuartusIIQuartusII是Altera公司的QuartusII界面图9/12/202336曲阜师范大学计算机科学学院QuartusII界面图8/6/202336曲阜师范大学QuartusII的特点使用QuartusII可完成从设计输入、逻辑综合、仿真到下载的整个设计过程，而且QuartusII也可以直接调用SynplifyPro、LeonardoSpectrum以及ModelSim等第三方EDA工具来完成设计的逻辑综合和仿真。QuartusII支持多种设计输入方式。它与MATLAB和DSPBuilder结合可以进行基于FPGA的DSP系统开发，方便且快捷；还可以与SOPCBuilder结合，实现SOPC系统的开发。9/12/202337曲阜师范大学计算机科学学院QuartusII的特点使用QuartusII可完成从设SynplifyProSynplifyPro或者Synplify是由位于美国加州Sunnyvale的Synplicity公司推出的专门用于可编程器件FPGA/CPLD的逻辑综合工具，它支持VerilogHDL和VHDL高层次设计描述，在综合优化方面性能优异，应用广泛。SynplifyPro或者Synplify支持Verilog1364－1995标准和VHDL1076－1993标准，能以很高的效率将Verilog/VHDL设计文件转换为针对选定器件的标准网表，并提供相应设计环境的配置文件，在逻辑综合后还可以生成Verilog和VHDL仿真网表，以便对原设计进行功能仿真。9/12/202338曲阜师范大学计算机科学学院SynplifyProSynplifyPro或者Synp可编程逻辑器件设计流程9/12/202339曲阜师范大学计算机科学学院可编程逻辑器件设计流程8/6/202339曲阜师范大学计算2.5系统级芯片硅知识产权和知识产权核（IP核）系统芯片IP核标准化基础IP核形态与优选原则9/12/202340曲阜师范大学计算机科学学院2.5系统级芯片硅知识产权和知识产权核（IP核）8/6知识产权与硅知识产权知识产权（IP：IntellectualProperty）包含版权、商标、专利权、集成电路布图设计和植物品种权等。本课程讲解的知识产权主要涉及集成电路布图设计。通常称这一类知识产权为硅知识产权（SiliconIntellectualProperty）。下面对术语IP如果不特别说明，均指硅知识产权或者集成电路布图设计的知识产权。9/12/202341曲阜师范大学计算机科学学院知识产权与硅知识产权知识产权（IP：IntellectualIP历史溯源IP的最初出现大约在20世纪90年代初。为了降低成本，减少重复开发工作量，集成电路制造商将合格的经过验证的电路设计结果文件存储在所谓函数库的数据库中，供设计师在日后进行类似设计中再利用。目前，集成电路设计行业中广泛使用了函数库，从而有效地提高了工作效率。函数库中主要有三种类型的库文件，即逻辑门级库文件，寄存器传输级库文件和行为级库文件。9/12/202342曲阜师范大学计算机科学学院IP历史溯源IP的最初出现大约在20世纪90年代初。为了降低IC设计中的核与核库文件当设计师进行系统级IC设计时，不再对行为级库文件的内部电路进行设计，往往直接把行为级库里的部件文件当作IC子模块加以调用。这些先前完成的IC设计部件作为整个IC电路一部分实现形式存在，具有固定的不可再分解的功能特性。于是，称之为核（Core），从而部件级库文件就称为核库。9/12/202343曲阜师范大学计算机科学学院IC设计中的核与核库文件当设计师进行系统级IC设计时，不再对知识产权核与处理器核核库文件是集成电路的布图设计，属于知识产权的范畴，于是核库中各种核文件以及它们的集合称为知识产权（IntellectualProperty），简称IP；又由于单个知识产权是不可再分解的，所以核文件也称为知识产权核或者IP核（IPCore：IntellectualPropertyCore）。特别地，人们把处理器的核库文件称为处理器核（ProcessorCore）。9/12/202344曲阜师范大学计算机科学学院知识产权核与处理器核核库文件是集成电路的布图设计，属于知识产IP核的五个基本特征：第三方使用；按照复用原则设计；可读性强；完备的可测性；端口定义标准化。9/12/202345曲阜师范大学计算机科学学院IP核的五个基本特征：第三方使用；8/6/202345曲阜师系统芯片（SoC）也称为片上系统SoC，Systemonchip，或者Systemonachip。基本定义是：以知识产权核为设计基础，在单个芯片上集成处理器、存储器、各种接口等部件，组成一个部分完整的计算机系统，可以完成特定的应用功能。系统芯片是单功能集成电路芯片的跨越式发展。目前，大多数32位的嵌入式处理器芯片都是SoC。9/12/202346曲阜师范大学计算机科学学院系统芯片（SoC）也称为片上系统8/6/202346曲阜师范系统芯片的主要优点丰富的系统功能；客户定制；提高速度；降低功耗；减少体积。9/12/202347曲阜师范大学计算机科学学院系统芯片的主要优点丰富的系统功能；8/6/202347曲阜系统芯片与IP核系统芯片逐渐成为集成电路设计的主流发展趋势。统计数据也说明了IP核的重要性，2005年全球80%的SoC都采用以IP核为主的方式进行设计。现阶段IC设计能力和EDA工具能力远落后于SoC设计工艺的需要，两者间的差距日益加剧，成为制约SoC制造和发展的瓶颈。IP（核）重用显得十分重要，它可以减少研发成本，缩短研发时间，加速SoC上市。9/12/202348曲阜师范大学计算机科学学院系统芯片与IP核系统芯片逐渐成为集成电路设计的主流发展趋势。IP库（IPRepository）基于IP核重用的SoC设计工程需要一整套完整的设计环境（Infrastructure）支持。其中一个关键部分就是开发一个庞大的可重用IP模块（或者IP核）库，即IP库（IPRepository）。9/12/202349曲阜师范大学计算机科学学院IP库（IPRepository）基于IP核重用的SoC设IP核标准化基础在制造SoC过程中必须做到高效地复用IP核。为了解决这个问题，需要建立统一的标准和规范。IP设计标准化与IP使用标准化是IP复用的基础。9/12/202350曲阜师范大学计算机科学学院IP核标准化基础在制造SoC过程中必须做到高效地复用IP核。IP标准化的主要机构VSIA虚拟插座接口联盟，VirtualSocketInterfaceAllianceOCP-IP开放式内核协议国际同盟，OpenCoreProtocolInternationalPartnershipSPIRIT工具流内部IP封装集成重用结构，StructureforPackaging,IntegratingandRe-usingIPwithinTool-flowsIPCG中国的集成电路IP标准工作组9/12/202351曲阜师范大学计算机科学学院IP标准化的主要机构VSIA8/6/202351曲阜师范大学IP标准化机构1—VSIAVSIA成立于1996年9月，是最早出现的国际性IP标准组织。VSIA的目标是“制订混合和适配（Mix&Match）不同厂商提供的VC（虚拟元件，VirtualComponent）的公开标准，加快SoC的开发”。VSIA成员包括系统设计公司、半导体供应商、EDA公司、IP提供商等。现有的IP标准中的大多数由VSIA制订。9/12/202352曲阜师范大学计算机科学学院IP标准化机构1—VSIAVSIA成立于1996年9月，是最IP核接口应按照标准进行设计IP标准化的基本理念为使不同来源的IP核可以在SOC中进行有效的集成，做到即插即用。IP核的接口应按照统一的标准进行设计。IP核的接口层次(InterfaceLayer)是一种抽象的层次，一个接口层次就是一个转换包，它能够把接口的一个抽象层次转入下一个更加详细的层次。9/12/202353曲阜师范大学计算机科学学院IP核接口应按照标准进行设计IP标准化的基本理念8/6/20IP核的测试当IP集成进SOC芯片以后，原本IP边界上的I/O端口会嵌入到SOC内部，不能被芯片外界访问到，IP失去了原来的可控制性和可观察性。如何通过SOC芯片的I/O端口访问到内部的IP，是一个必须解决的问题。目前，VSIA和IEEE都提出了一些解决方案，如IEEE的P1500标准(草案)，VSIA测试访问结构标准。9/12/202354曲阜师范大学计算机科学学院IP核的测试当IP集成进SOC芯片以后，原本IP边界上的I/IP核测试所需要的硬件结构硬件测试结构集成在片内。包括：包装寄存器(WrapperRegister)、旁路寄存器(BypassRegister)、测试控制模块(TestControlBlock)等。测试结构可完成测试SOC所必需的四种操作模式：正常模式、安全状态(隔离)模式、外部测试模式和内部测试模式。9/12/202355曲阜师范大学计算机科学学院IP核测试所需要的硬件结构硬件测试结构集成在片内。8/6/2VSIA提出的VCIVCI（VirtualComponentInterface）是定义一个通用接口，以便任何来源的IP都可以在芯片集成者的SoC内进行互连。按这种方式，IP就不再局限为被设计者一次使用。它们可以被反复重用。采用VCI作为自身接口的IP模块即可直接点对点地连接，也可通过带有VCI接口的总线进行互连。9/12/202356曲阜师范大学计算机科学学院VSIA提出的VCIVCI（VirtualComponen虚拟元件接口（VCI）概念示意图9/12/202357曲阜师范大学计算机科学学院虚拟元件接口（VCI）概念示意图8/6/202357曲阜师VC的各层接口模型1.0层接口模型接口模型所面向的是VC核心的行为级模块。它描述了一个VC在最高抽象层上的交换要求，是强制性要求的VC接口描述。0.0层接口模型0.0层接口模型是一个完全映射后的接口模型。它对硬件元件和软件元件来说相当于在RTL级给出了接口性能。它对VC接口的描述是必不可少的。0.x层接口模型介于1.0层和0.0层之间的层次通称为0.x层，它们对VC接口的描述并非是必需的。但这些中间层的引入会有助于集成商对VC的理解和应用。9/12/202358曲阜师范大学计算机科学学院VC的各层接口模型1.0层接口模型8/6/202358曲阜师VCI在SOC中的连接示意图两个VCI通过总线互连的逻辑结构示意如下图所示。

9/12/202359曲阜师范大学计算机科学学院VCI在SOC中的连接示意图两个VCI通过总线互连的逻辑结构IP标准化机构2—OCP-IPOCP-IP成立于2001年12月，是一个非盈利性的组织。该组织以Sonics公司的OCP（开放式内核协议，OpenCoreProtocol）接口规范为基础，目的是为即插即用（PlugandPlay）的SoC设计提供一套完整的通用标准IP插座接口，把OCP发展成接口插座标准。OCP规范与VSIA联盟的VCI（虚拟元件接口，VirtualComponentInterface）标准有一定的类似性。9/12/202360曲阜师范大学计算机科学学院IP标准化机构2—OCP-IPOCP-IP成立于2001年1OCP-IP组织的宗旨OCP-IPisdedicatedtoproliferatingacommonstandardforintellectualproperty(IP)coreinterfaces,orsockets,thatfacilitate“plugandplay”System-on-Chip(SoC)design.MakingcomplexSoCdesignmoreefficientforthewidestaudience,theindustrystronglysupportstheOpenCoreProtocolastheuniversalcompletesocketstandard,regardlessofonchiparchitectureorwhichprocessorcoresarefeatured.ThebenefitsofastandardsocketforSoCdesignarenumerousandarediscussedinseveralplacesonHttp://website.9/12/202361曲阜师范大学计算机科学学院OCP-IP组织的宗旨OCP-IPisdedicatedOCP协议的设计目标开放式内核协议（OCP）是一个有效的、简练的、内核连接标准，用于单集成电路芯片上两个半导体内核的互连，使得内核之间在综合和制造后都能可靠的通信。OCP定义了在一系列片上内核接口上的信号交换协议，OCP支持多种不同配置的体系结构，所以它是一个接口系列的协议。9/12/202362曲阜师范大学计算机科学学院OCP协议的设计目标开放式内核协议（OCP）是一个有效的、简OCP的连接方式在两个内核之间建立主机/从机（master/slave）连接一个内核叫做发起内核（initiatorcore），有一主机接口用于产生一个类似读、写的OCP请求和接受读响应信号。另一个叫做目标内核（targetcore），有一从机接口用于接受和响应主机的请求。这样OCP就建立了主从式架构模型，主机等同于客户机，从机等同于服务器。9/12/202363曲阜师范大学计算机科学学院OCP的连接方式在两个内核之间建立主机/从机（master/基于OCP协议的内核通信OCP不是另外一种总线，总线（bus）通常是两个以上内核间的互连。OCP是两个内核之间的互连。另外，OCP具有高度的可配置性，而总线没有。OCP为两个内核间的点与点平行通信提供了协议标准。在这种情况下，两个内核都需要两个OCP接口，主接口和从接口。一个核的主接口连接另一个核的从接口。9/12/202364曲阜师范大学计算机科学学院基于OCP协议的内核通信OCP不是另外一种总线，总线（busOCP的概念级示意图

——虚部件互连9/12/202365曲阜师范大学计算机科学学院OCP的概念级示意图

——虚部件互连8/6/202365曲阜VSIA规范类似于OCPVSIA同OCP相仿，也通过定义IP核的接口及点对点的方式来实现不同IP核的互连。OCP对接口定义更为完整，并且兼容VSIA，可以认为VSIA是OCP的一个子集。9/12/202366曲阜师范大学计算机科学学院VSIA规范类似于OCPVSIA同OCP相仿，也通过定义IPIP标准化机构3—IPCG我国对IP/SoC产业非常重视，于2002年批准成立了信息产业部集成电路IP标准工作组（IPCG），由IPCG负责制定中国的IP核技术标准。2006年中国颁布了由IPCG起草的11个有关集成电路IP核的电子行业标准。9/12/202367曲阜师范大学计算机科学学院IP标准化机构3—IPCG我国对IP/SoC产业非常重视，于我国集成电路IP核的电子行业标准2006年中国颁布了由IPCG起草的11个有关集成电路IP核的电子行业标准。涉及以下内容：

IP核信号完整性；IP核开发与集成的功能验证分类法；IP核模型分类法；IP软核、硬核的结构、性能和物理建模规范；片上总线属性规范；集成电路IP/SoC功能验证规范；IP核的模拟/混合信号规范；IP核转让规范；IP核测试数据交换格式和准则规范。9/12/202368曲阜师范大学计算机科学学院我国集成电路IP核的电子行业标准2006年中国颁布了由IPIPCG提出的IP核标准框架9/12/202369曲阜师范大学计算机科学学院IPCG提出的IP核标准框架8/6/202369曲阜师范大学IP核的配套文档举例某UART的IP核申述项列表功能概述OD8位通用异步串行通信接口等效部件或核与NationalSemiconductor的PC16550系列UART兼容目标应用市场定位消费类、工业和电机控制应用性能频率最大值：183MHz形式信息硬度软核测试覆盖率代码覆盖率跳转：100%变量：100%语句：100%FSM表达形式：100%FSM状态：1009/12/202370曲阜师范大学计算机科学学院IP核的配套文档举例某UART的IP核申述项列表功能概述ODIP核的配套文档举例（续1）可交付项列表可交付项名称：PTL源代码①格式：VHDL文件名：UART.vhd,VART-tb.vhd,Read-Write.vhd,Line-Control.vhd,Interrupt-Control.vhd,MODEM-Control.vhd,RCVVR-FIFO.vhd,Receiver.vhd,XMIT-FIFO.vhd,Trandmitter.vhd9/12/202371曲阜师范大学计算机科学学院IP核的配套文档举例（续1）可交付可交付项名称：PTL源代码IP核的配套文档举例（续2）特点和是否遵守标准是否遵守标准遵守下列标准，IEEE1076-2002特点可编程的串行接口特性；具有MODEM控制功能；接收和发送分别有16个字节的FIFO；独立控制发送、接收、线路状态、数据装置中断及FIFO；完整的状态信息报告功能；片类具有优先权中断控制逻辑，具有独立的中断优先级控制能力。9/12/202372曲阜师范大学计算机科学学院IP核的配套文档举例（续2）特点和是否是否遵守标准遵守下列标IP核的三种形态软核硬核固核9/12/202373曲阜师范大学计算机科学学院IP核的三种形态软核8/6/202373曲阜师范大学计算机IP核形态的优选原则从可被重用频度、可向其它工艺移植可能性、重用灵活性等方面考虑，三种IP核的优选次序是：上策选软核、中策选固核、下策选硬核；从高性能、规范化、有较短上市时间、自行开发工作量尽量少、有支付高价能力的角度考虑，优选次序是：硬核为上策、固核为中策、软核为下策。9/12/202374曲阜师范大学计算机科学学院IP核形态的优选原则从可被重用频度、可向其它工艺移植可能性、2.6IP核互连与片上总线将SoC内部的多个IP核互连起来需要考虑的主要因素有通信结构、通信带宽、时延、数据吞吐率及功耗等。以下简单地介绍三种IP核互连的通信拓扑结构9/12/202375曲阜师范大学计算机科学学院2.6IP核互连与片上总线将SoC内部的多个IP核互连起来IP核单共享总线方式其拓扑结构属于单总线结构，与局域网中一个网段的总线结构相类似。单共享总线的IP核互连方案不够灵活，无法适应不同IP核的传输带宽需要，不易扩展。9/12/202376曲阜师范大学计算机科学学院IP核单共享总线方式其拓扑结构属于单总线结构，与局域网中一个点对点连接方式适用于两个IP核的主/从连接。例如，满足OCP（开放式内核协议）的IP核使用这种连接方式。如果两个OCP的IP核需要点对点通信，则每一个IP核都必须有一对主/从接口。本方的主接口对应对方的从接口。点对点连接方式的缺点是互连线数量大，功耗较大。9/12/202377曲阜师范大学计算机科学学院点对点连接方式适用于两个IP核的主/从连接。8/6/2023多层次/多总线互连方式不论是单共享总线还是多层次/多总线型共享总线，都可以称之为片上总线（OCB，On-chipBus）。目前，大多数SoC采用片上总线进行IP核互连。9/12/202378曲阜师范大学计算机科学学院多层次/多总线互连方式不论是单共享总线还是多层次/多总线型共片上总线分类可细分为系统总线（SystemBus）与外围总线（PeripheralBus）两种类型。系统总线用来互连高性能IP模块，这些模块包括嵌入式CPU（或MCU）、DSP、主存控制器、DMA控制器等。它的特点是带宽要求高、实时响应速度快；外围总线用来互连性能低、功耗低的设备，是为了满足功耗、便携性、可重用性等方面的特殊要求。系统总线与外围总线之间通过桥接器或者交换矩阵相连。9/12/202379曲阜师范大学计算机科学学院片上总线分类可细分为系统总线（SystemBus）与外围总单共享总线结构以及它的进化9/12/202380曲阜师范大学计算机科学学院单共享总线结构以及它的进化8/6/202380曲阜师范大学2.7低功耗设计基本原理低功耗设计是嵌入式系统设计的一大特点，涉及硬件和软件，是近几年来较热门的一个研究课题。其研究的内容很多。下面介绍低功耗设计的基本原理和知识9/12/202381曲阜师范大学计算机科学学院2.7低功耗设计基本原理低功耗设计是嵌入式系统设计的一大2.7.1硬件低功耗设计目前嵌入式系统使用的集成电路以CMOS型芯片为主。CMOS电路有两种主要功耗来源：动态功耗和静态功耗。9/12/202382曲阜师范大学计算机科学学院2.7.1硬件低功耗设计目前嵌入式系统使用的集成电路以CCMOS集成电路的总功耗计算CMOS电路功耗P总有以下近似计算公式：P总=P动态+P直流开关功耗+P静态 公式1公式1中的第1项和第2项是动态功耗，第3项是静态功耗。参看下一页MOS反相管功耗分析图。第1项(P动态)一般占总功耗的70%~90%。第2项(P直流开关功耗)一般占总功耗的10%~30%。第3项(P静态)一般占不到1%的总功耗。9/12/202383曲阜师范大学计算机科学学院CMOS集成电路的总功耗计算CMOS电路功耗P总有以下近似细化算式P动态=aCLfVdd2

公式2其中：a为开关系数，即每个时钟周期中发生状态变化器件的个数，CL为负载电容，f为电路的工作频率，Vdd为电路的电源电压值。P直流开关功耗=VddIst 公式3其中：Ist为短路电流值，P直流开关功耗。P静态=VddIleakage 公式4其中：Ileakage为漏电流值。9/12/202384曲阜师范大学计算机科学学院细化算式P动态=aCLfVdd2 公CMOS反相器电路的功耗分析9/12/202385曲阜师范大学计算机科学学院CMOS反相器电路的功耗分析8/6/202385曲阜师范大动态电源管理技术因为系统各部分的工作负载不相同，系统在每个工作时刻的负载不相同，总会有一部分部件处于闲置状态。所以可以有选择地把闲置的系统部件置于低功耗状态。等待模式和停止模式都属于低功耗模式。动态电源管理举例：S3C44B0X处理器的时钟和电源管理模块参看三星公司S3C44B0X处理器数据手册

Charpter5CLOCK&POWERMANAGEMENT9/12/202386曲阜师范大学计算机科学学院动态电源管理技术因为系统各部分的工作负载不相同，系统在每个工等待模式CPU停止工作，但系统时钟并不停止，单片机的外围I/O模块也不停止工作；系统功耗降低有限，只相当于工作模式的50%～70%。9/12/202387曲阜师范大学计算机科学学院等待模式CPU停止工作，但系统时钟并不停止，单片机的外围I/停止模式系统时钟停止，由外部事件中断重新启动时钟系统时钟，进而唤醒CPU继续工作，CPU消耗电流可降到微安级。9/12/202388曲阜师范大学计算机科学学院停止模式系统时钟停止，由外部事件中断重新启动时钟系统时钟，进动态电压缩放技术电压调节子程序首先分析系统工作状态，然后决定最佳工作电压。9/12/202389曲阜师范大学计算机科学学院动态电压缩放技术电压调节子程序首先分析系统工作状态，然后决定2.7.2软件低功耗设计在嵌入式软件开发过程中也需要采取对应的措施。在编程方面注意以下几个要素：编译优化技术减少CPU的运算量避免后台程序长时间无效运行用“中断”代替“轮询”硬件软件化采用快速算法9/12/202390曲阜师范大学计算机科学学院2.7.2软件低功耗设计在嵌入式软件开发过程中也需要采取低功耗编译优化技术由改进的编译器实现优化编译算法，使得编译调试之后的代码在运行时，能够让各个部件始终工作在最低能