sigehb器件结构及工艺研究进展

sigehb器件结构及工艺研究进展

1sigehbt器件的发展自20世纪80年代末以来，第一个sig双极型sig相继诞生，新技术和应用不断发展。1980年代初期,IBM在开发应用于大型计算机中的高速数字电路的过程中遇到了瓶颈。一直以来,这部分电路都是由传统的离子注入基区双极晶体管构成的。通过不断地减薄基区,满足频率性能越来越高的要求。由于基区是通过离子注入形成的,理论上讲,通过高温退火后,杂质应该满足高斯分布。但实际上,由于离子注入过程中存在沟道效应以及瞬态退火效应,器件纵向尺寸的等比例缩小受到很大限制。因此,注入基区双极型器件的最高截止频率很难高于60GHz。在此背景下,人们将目光转向外延基区双极型晶体管。通过外延和原位掺杂技术,可以精确控制器纵向尺寸和杂质的浓度分布,实现窄基区和杂质的陡峭分布。1988年,Si外延基区双极型晶体管的最高截止频率达到了52GHz。1980年代中后期,IBM公司的Meyerson,B.S.等人公开发表了UHV/CVD技术。长期以来困扰SiGe外延技术的高温热过程和杂质沾污等问题逐渐得到解决。在此基础上,1987年,IBM公司的Lyer,S.S.研制出第一个具有器件性能的SiGeHBT。1989年,IBM公司的Patton,G.L.采用UHV/CVD技术(外延温度550℃),研制出第一个基区Ge组分缓变、多晶硅发射极SiGeHBT器件。此后,随着SiGe外延技术的不断成熟,高质量的SiGe基区材料与传统的双极型器件结构结合,使SiGeHBT器件性能飞速发展。1990年,IBM的Patton,G.L.报道了当时速度最快(fT=75GHz)的SiGeHBT器件。这个记录几乎是当时最先进的硅双极器件最高截止频率的两倍。随后,IBM公司的Burghartz,J.N.和Comfort,J.H.等人又报道了第一个由自对准SiGeHBT器件构成的高速ECL电路,门延时为24.3ps。1992年,IBM公司报道了第一个SiGeBiCMOS工艺(0.5μmSiGeHBT和0.25μmCMOS结合),基于该工艺的ECL电路门延时为18.9ps。1993年.IBM公司和AnalogDeviceInc.制造了第一个SiGe大规模集成电路(1.2GbpsDAC)。在1993-1994年间,出现了最高截止频率超过100GHz的SiGeHBT器件。1998年,德国TEMIC推出商业化的SiGeHBT工艺。同年,IBM公司首次推出商业化的SiGeBiCMOS工艺5HP(0.42μmSiGeHBT和3.3V0.5μmCMOS结合),为全球数十家通信公司提供代工服务,SiGe技术从此进入集成电路主流工艺的行列。从2002年底开始,捷智半导体和上海先进半导体共同合作,建成了中国第一座具有锗硅(SiGe)和BiCMOS工艺技术的晶圆加工厂。采用0.35μm工艺,使用200mm硅片,产能达到30000片/月。2003年,IBM公司报道了最新研制出的fT为375GHz,fmax为210GHz的SiGeHBT器件。这是到目前为止,国际上报道的fT最高的晶体管。2004年,IBM公司报道了最新研制出的fT为300GHz,fmax为350GHz的SiGeHBT器件。这是到目前为止,国际上报道的fmax最高的晶体管。2005年,IBM公司宣布推出第四代SiGeBiCMOS工艺8HP,其性能可达到上一代技术的两倍以上。这种全新的130nmSiGeBiCMOS工艺可以降低消费类移动电子产品的成本,推动高带宽无线通信技术的发展,主要应用在汽车防撞雷达等创新产品中。在推出8HP的同时,IBM还推出了专为支持无线应用而设计的低成本版本8WL,这一版本可延长电池工作时间,并增加了移动手持设备的功能,以推广无线局域网(Wi-Fi)和全球卫星定位技术(GPS)的应用。通过上面的发展历程可以看到,SiGe技术因其具有高频性能好、工艺集成度高、制造成本低等优点,目前越来越多地应用于无线通讯领域。特别是IBM公司在SiGe技术开发和应用中一直处于领先地位。SiGe技术已经从高性能的双极技术发展到SiGeBiCMOS技术。2器件频率性能在我国《器件激发自从第一个SiGeHBT器件诞生以来,为了满足不同领域的应用,器件频率性能不断提高,器件结构也随之得到优化。从台面结构到平面结构,从非自对准结构到自对准结构,SiGeHBT器件正朝着更小的特征尺寸、更高的集成度方向发展。2.1bicmos工艺特点单多晶硅非自对准结构。该结构采用硅的局部氧化(LOCOS)工艺实现器件隔离;外基区引出位于场氧化层之上,减小了集-基结电容;采用非选择性外延技术生长基区SiGe材料,提高了器件的可制造性;发射区/基区(E/B)为非自对准结构,降低了工艺复杂度。作为一种低成本的SiGeHBT工艺,其主要应用于0.35μmSiGeBiCMOS工艺中。双多晶硅自对准结构(DPSA)。该结构是在传统的硅双极型器件基础上变化而来的,采用低温外延(LTE)技术生长基区SiGe材料。E/B自对准结构可以通过“侧墙前外延”(EBS)或“侧墙后外延”(EAS)两种方法实现。自对准浅槽隔离台面结构(MSST)。MSST是一种理想的全自对准结构,不仅E/B自对准,而且集电区相对于发射区也是自对准的。相比其他结构,极大地减小了寄生参数对性能的影响,不过,工艺复杂度高是阻碍其发展的最大障碍。选择性外延发射区窗口结构(SEEW)。SEEW结构是一种E/B自对准结构,采用选择性横向外延过生长(ELO)技术形成外基区,这样形成的发射区窗口可以小于最小光刻尺寸。外延基区晶体管结构(ETx)。该结构是单多晶硅自对准结构(NTX)的改进型。通过LOCOS工艺完成器件隔离;采用非选择性外延方法生长基区SiGe材料;淀积介质叠层后,光刻刻蚀形成伪发射极;以伪发射极台面为掩模自对准对外基区进行注入;去掉伪发射极后,淀积多晶硅形成真正的发射极。目前,这种器件结构广泛应用于高性能SiGeBiCMOS工艺中。2.2收集区sic从以上几种工艺结构中可以看出,SiGeHBT器件结构和工艺步骤除了在基区外延模块和E/B自对准模块上存在差别,其他的工艺步骤几乎完全相同。因此,SiGeHBT器件的“标准”工艺步骤可以概括为:1)首先在轻掺杂(10～15Ω·cm)P型衬底上制作N+埋层(5～10Ω/□)。为了方便与CMOS工艺集成,埋层多为图形化的。2)外延轻掺杂硅层(5×1015cm-3)作为收集区,厚度一般为0.4～0.6μm。3)深槽隔离相邻器件的埋层,隔离槽宽度为0.8～1.2μm,深度7～10μm,回填介质为多晶硅。4)浅槽或者硅的局部氧化(LOCOS)完成局部器件隔离,隔离深度为0.4～0.6μm,采用CMP进行平坦化。5)收集区引出注入。6)外延形成SiGe基区。外延层多为迭层结构,首先是10～20nm厚的硅缓冲层;中间为P型掺杂SiGe层,厚度在70～100nm之间,小尺寸器件还在SiGe层中掺入碳(C),以减小硼外扩散带来的基区宽化作用;最上面为10～30nm厚的硅帽层。7)基区外延后,是E/B(非、准)自对准模块。8)形成发射极之前,通过发射极窗口,对收集区进行选择性注入(SIC)。这样,收集区整体掺杂浓度低,局部(本征区)掺杂浓度高。既可以保证较低的CB结电容、较高的CB结击穿电压,又可以改善器件在大电流区工作的性能。9)视器件结构的不同,外基区一般由多晶SiGe或者多晶SiGe与多晶硅保护层共同构成。以发射极或者伪发射极为掩模进行外基区注入,减小基区串联电阻。10)注入或者原位掺杂形成重掺杂发射区,掺杂浓度大于5×1020cm-3,厚度150～200nm。11)形成硅化物,降低接触电阻(5～10Ω/□)。12)一系列后道工艺,完成多层金属互连。3ehbt工艺模块SiGeBiCMOS工艺是一种兼容工艺,是在已有先进CMOS工艺中嵌入双极器件工艺而形成的。目前,SiGeBiCMOS集成工艺主要采用嵌入式,即:以标准CMOS工艺为基本框架,在其中插入相关SiGeHBT工艺模块,完成BiCMOS工艺整合。采用这种模式的好处在于:1)最大限度地降低对标准CMOS工艺的影响。SiGeBiCMOS工艺相对于Ⅲ-Ⅴ族化合物器件最大的优势在于其可以完全复用芯片代工厂各个技术节点CMOS的逻辑库和I/O单元,并且现有EDA软件同样可以用于设计以BiCMOS为工艺的电路。因此,嵌入式可以最大限度地保证标准CMOS工艺的完整性。2)便于有针对性地优化SiGeHBT器件工艺模块。针对不同应用,选择合理的器件结构和工艺流程,折中考虑不同性能参数,使器件参数更适合特定领域的应用。例如,可以牺牲一部分最高截止频率,以降低器件功耗,或者提高器件击穿电压,以及改善噪声性能。3.10.sigehbt器件的制备1998年,IBM公司首次推出商业化的SiGeBiCMOS工艺5HP(0.42μmSiGeHBT和3.3V0.5μmCMOS结合),图1为其具体的工艺步骤。1)在p+硅片上生长p-外延层作为衬底,形成图形化的n+埋层,再整片生长n-外延层作为器件集电区,如图1(a)所示。2)采用深槽隔离工艺,实现相邻器件埋层的隔离;采用浅槽隔离工艺,完成器件局部隔离;集电区引出注入后,进行n阱、p阱注入和杂质的退火激活,如图1(b)所示。3)栅氧(厚度为7nm)氧化后淀积多晶硅保护层。光刻刻蚀多晶硅,露出双极部分的有源区。这种“多晶硅保护层”结构使整个硅片表面均为疏水性材料,为低温外延前表面氢氟酸漂洗及氢钝化做好准备,如图1(c)所示。4)采用UHV/CVD生长SiGe外延层之前,用稀释的氢氟酸清洁硅片表面,去除双极部分有源区上的栅氧,同时完成氢钝化。采用非选择性外延工艺生长基区SiGe材料。反应气体为SiH4,外延过程中,有源区单晶表面生长SiGe单晶,在场区上生长SiGe多晶。最终多晶硅保护层与场区上的SiGe多晶共同构成双极型器件的外基区和CMOS器件的栅电极,如图1(d)所示。5)通过高压氧化(HIPOX),在基区外延层上生长氧化层。淀积Si3N4薄层、多晶硅“转化”层。接着,通过PECVD的方法,淀积Si3N4和相对较厚的SiO2,形成伪发射极叠层。光刻刻蚀介质叠层,在未来发射区窗口处保留伪发射极台面,如图1(e)所示。6)用光刻胶保护CMOS部分,以伪发射极台面为掩模对外基区进行注入。随后采用湿法刻蚀工艺漂去伪发射极叠层中的SiO2,仅保留Si3N4起到定位的作用,如图1(f)所示。7)采用高压氧化的方法,将外基区和场区上的多晶硅“转化”层氧化为为SiO2。之后,以SiO2为阻挡层,去除发射区窗口处的Si3N4、多晶硅“转化”层以及其下的Si3N4。注入或者原位掺杂形成重掺杂发射区,如图1(g)所示。8)光刻刻蚀形成SiGeHBT器件的外基区、CMOS栅极以及其他无源器件(电阻和电容),如图1(h)所示。9)到此为止,SiGeHBT器件已经制作完成。接下来进行多晶硅栅再氧化,生成Si3N4侧墙,如图1(i)所示。10)通过原子轰击实现表面非晶化后,分别对pFET和nFET进行浅结注入。快速热退火后,同时完成CMOS源漏区杂质以及SiGeHBT发射区杂质的激活,如图1(j)所示。11)在外基区引出,CMOS栅极、源漏极以及多晶硅电阻上形成自对准钛硅化物,以减小接触电阻。最终,淀积绝缘介质,光刻接触孔,完成金属互连,如图1(k)所示。3.2sige基区硼外扩散的降低上述工艺集成方式通过共享层和热过程来简化器件结构,降低工艺复杂度。可以看出,SiGe外基区引出和CMOS栅电极是由同一个多晶硅叠层构成的,因此,这种集成方式被称为BDG(BaseDuringGate),即:SiGe的基区和CMOS栅电极是同步完成的。图2为BDG集成工艺流程图。BDG工艺集成方式最大的问题在于双极工艺和CMOS工艺的热过程是耦合在一起的。基区SiGe材料外延生长后,要经历CMOS工艺中的两个热过程,即:多晶硅栅再氧化和源漏杂质退火激活。额外的热过程与实现较窄基区杂质分布的初衷是背道而驰的。对于0.5μmCMOS工艺,由于鸟嘴效应对CMOS器件影响较小,可以适当降低栅极再氧化温度;另外,对于nFET,源漏杂质为磷(P)。由于磷的扩散系数较大,源漏杂质退火激活的温度也可以适当降低。所以,虽然额外的热过程使SiGe基区宽化,这种以共享层为基础的集成方式,由于工艺简单,成本低廉,还是广泛应用于0.5μmSiGeBiCMOS工艺中。但是,随着基区宽度不断变窄,基区硼外扩散问题变得更加敏感。在0.25μmCMOS工艺中,栅极再氧化温度为900℃。而且,浅结工艺要求源漏注入杂质变为扩散系数相对较小的砷。因此,BDG集成工艺已经不能满足0.25μm以及以下技术节点的要求,IBM公司的SiGeBiCMOS技术自5HP工艺以后,均采用BAG(BaseAfterGate)集成工艺。BAG集成工艺将CMOS工艺与双极工艺的热过程独立进行。图3为BAG工艺流程。首先完成标准CMOS工艺模块中的大部分工艺步骤,通过保护层保护CMOS区域;完成双极工艺后,去除CMOS区域上的双极器件部分,继续完成剩余的CMOS工艺。相对于BDG工艺,BAG工艺减少了共享层的应用,先后完成CMOS和双极工艺,减少了两个工艺之间的耦合程度,降低了热过程对SiGeHBT器件的劣化作用。同时,BAG工艺保持了CMOS和双极工艺的相对完整性,提高了器件的良率,也便于独立优化两个工艺模块。解决SiGe基区硼外扩的方法还有基区掺碳(C)。虽然这项技术已经成为0.25μm以及以下技术节点上BiCMOS的必备工艺。但在1990年代中前期,却一直没有引起业界足够的关注。由于碳原子会在硅中产生陷阱,一直以来,半导体工艺,尤其是以少子为载流子的器件(HBT),都尽可能减小碳沾污,更不会主动在工艺中引入碳原子。1990年代中期,研究发现,基区掺杂碳可以减少硼的外扩散。目前,SiGeC基区已经广泛应用于SiGeHBT器件及SiGeBiCMOS工艺当中。根据经验,碳原子掺杂浓度达到基区杂质浓度的0.2%,就可以有效地抑制热过程造成的基区硼外扩散。德国的IHP一直致力于这方面的研究。4不同技术节点的划分自从第一个SiGeHBT器件诞生以来,经过将近30年的发展,SiGeHBT器件以及相关的SiGeBiCMOS工艺经历了若干个发展阶段。对于SiGeHBT器件,最高截止频率可以很好地反映器件纵向结构的等比例缩小以及结构和工艺的复杂程度,因此,以fT为标准,SiGeHBT器件可以分为三个技术节点。第一代器件fT的范围是45～55GHz,第二代器件fT的范围是100～120GHz,第三代器件的fT大于200GHz。对于SiGeBiCMOS工艺,技术节点的划分以捷智半导体(Jazz)和IBM的产品线为代表。如图4所示,捷智半导体SiGeBiCMOS产品线可以分为四个技术节点。表1为不同技术节点上具体的工艺和性能参数指标。其中,SiGe60和SiGe90为低成本工艺,主要应用于RF电路中的收发器部分;SiGe120应用于10Gb/s和40Gb/s收发器电路;SiGe200应用的对象为40Gb/s通讯设备以及更高频率的无线通讯产品。表2为IBM公司SiGeBiCMOS产品线的性能参数。HP系列为高性能系列,主要是面向高端市场,与Ⅲ-Ⅴ族化合物器件竞争。WL为低成本系列,以PN结隔离代替深槽、浅槽隔离;E/B对准方式变为非(准)自对准,成本降低后主要与RFCMOS技术在消费类电子产品市场进行竞争。5发展方向：sigbicmos技术5.1sigebicmos技术从IBM和捷智半导体两个公司的产品线可以看出,随着SiGeHBT器件横向、纵向尺寸不断等比例缩小,SiGeBiCMOS技术正朝着更小特征尺寸、更高集成度、更高频率的方向发展。考虑不同的应用领域,SiGeBiCMOS技术在性能和制造成本上不断进行优化。IBM公司在0.18μm及以下技术节点上同时推出了高性能系列(8HP)和低成本系列(8WL),捷智半导体也同样推出了低成本系列SiGe90以及高性能系列SiGe120和SiGe200。可见,不同的半导体厂商针对SiGeBiCMOS工艺在不同市场的应用,也折中考虑了SiGeHBT器件结构和BiCMOS整合工艺。5.1.1器件工艺设计高性能系列SiGeBiCMOS技术采用最先进的SiGeHBT器件与(n-1)代CMOS工艺结合而成。由于其针对的是通讯领域的高端市场,性能是其首要考虑的因素。通过一系列工艺模块来减小器件的寄生参数,提高器件的频率特性。例如:采用n+埋层降低集电区串联电阻;采用深槽隔离减小集电区与衬底之间的电容;采用E/B自对准器件结构消除内外基区之间连接部分的电阻,以降低基区电阻。5.1.2e/b非准自对准近年来,消费类电子产品成为半导体行业最大的市场,低成本系列也由此而来。顾名思义,低成本系列就是要折中考虑成本和器件性能。相对于高性能系列,低成本系列主要对以下工艺模块和器件结构进行了简化和折中:对于高性能系列,通常采用E/B自对准结构来降低器件基区电阻;而对于低成本系列,成本问题决定了E/B非(准)自对准是一种更为合理的器件结构。对于高性能系列,通常以类似CMOS中阱的制作方式,在p型衬底上形成图形化的n+埋层,以减小集电区串联电阻;对于低成本系列,集电区串联电阻不再是制约器件微波性能的瓶颈。因此,通过高能离子注入的方式形成n+埋层,显然是一种更为经济实用的方式;并且,通过优化HBT器件版图,可以在不增加工艺复杂度的基础上减小集电区串联电阻,从而提高器件的最高截止频率。出于成本的考虑,低成本系列使用PN结隔离代替高性能系列中的沟槽隔离。低成本系列通常采用(n-2)代CMOS技术,利用成熟的非主流CMOS工艺线,可以极大地降低制造成本,同时,提高产品的良率。相