HDB3编解码电路设计

PAGEPAGE10设计总体思路1.引言随着远距离通讯技术的发展，现代通信通常借助于电和光来传输信息，数字终端产生的数字信息是以“1”和“O”二种状态代表的随机序列，它可以用不同形式的电信号表示，从而构造不同形式的数字信号。在一般的数字通信系统过程中，首先将所需传输的消息信号转化为相对应的数字基带信号，即信源的编码，经过调制信号与信道相匹配后再进行传输，在接收端先进行解调恢复为基带信号，再进行解码转换为原始消息。但在实际的基带传输系统中，信道的低频传输特性差容易受噪声的干扰，可能造成信号严重畸变，甚至可能被噪声完全淹没而分不出信号，因此有必要对传输的信号进行编码，而经过信道编码后的传输码却具有较强的波形抗干扰性。我们比较常用的编码规则有AMI和HDB3编码。AMI码,又名符号交替反转码,其编码规则是:若用“0”和“1”代表传号和空号“,0”码不变“,1”码则交替地转换为+1和-1。通常脉冲宽度为码元宽度的一半,这种码型交替出现正、负极脉冲,所以无直流分量,低频分量也很少。这种码的反变换也很容易,在再生信码时,只要将信号整流,即可将“-1”翻转为“+1”,恢复成单极性码。AMI码的缺点是,当原信码出现长连“0”串时,信号的电平长时间不跳变,造成提取定时信号的困难,2．HDB3编译码HDB3码的全称是3阶高密度双极性码，它是AMI码的一种改进型，其目的是为了保持AMI码的优点而克服其缺点，使连“0”个数不超过3（1）当信码的连“0”个数不超过3时，仍按AMI码的规则编，即传号极性交替；（2）当连“0”个数超过3时，则将第4个“0”改为非“0”脉冲，记为+V或-V，称之为破坏脉冲。相邻V码的极性必须交替出现，以确保编好的码中无直流；（3）为了便于识别，V码的极性应与其前一个非“0”脉冲的极性相同，否则，将四连“0”的第一个“0”更改为与该破坏脉冲相同极性的脉冲，并记为+B或-B；（4）破坏脉冲之后的传号码极性也要交替。例如：代码：1000010000110000l1AMI码：-10000+10000-1+10000-1+1HDB3码：-1000-V+1000+V-1+1-B00-V其中的±V脉冲和±B脉冲与±1脉冲波形相同，用V或B符号的目的是为了示意是将原信码的“0”变换成“1”码。虽然HDB3码的编码规则比较复杂，但译码却比较简单。从上述原理看出，每一个破坏符号V总是与前一非0符号同极性(包括B在内)。这就是说，从收到的符号序列中可以容易地找到破坏点V，于是也断定V符号及其前面的3个符号必是连0符号，从而恢复4个连0码，再将所有-1变成+1后便得到原消息代码。HDB3码保持了AMI码的优点外，还将连“0”码限制在3个以内，故有利于定时信号的提取。HDB3编译码原理框图如图1-1所示：编码电路编码电路奇偶判断电路000V取代连零检测电路RNZ码输入奇偶判断电路000V取代连零检测电路RNZ码输入单—双极性变换（+-两路输入）破坏点产生B00V取代单—双极性变换（+-两路输入）破坏点产生B00V取代相加器0000取代相加器0000取代译码输出带通双—单极性变换（+-两路输出）破坏点检测锁相环译码电路限幅放大译码CLK图1-1HDB3设计总方框图二、单元电路的设计1、编码器功能模块电路编码电路接收终端机来的单极性非归零信码,并把它变换成为HDB3码送往传输信道。HDB3码编码部分的原理框图如图2-1（a）所示，电路图如2-2（b）,(c)所示。奇偶判断电路000V取代连零检测电路RNZ码输入奇偶判断电路000V取代连零检测电路RNZ码输入单—双极性变换（+-两路输入）破坏点产生B00V取代单—双极性变换（+-两路输入）破坏点产生B00V取代图2-1（a）编码电路方框图(1)单极性信码进入电路,首先检测有无四连“0”码。没有四连“0”时,信码不改变地通过本电路;有四连“0”时,在第四个“0”码出现时,将一个“1”码放入信号中,取代第四个“0”码,补入(2)取代节选择及补B码电路(取代节判决)电路计算截至当前时刻所发送的码中1的总数的奇偶性，若1的总数为偶数,则当V码来的时候不作改变;若1的总数为奇数,则当V码来的时候将000V中的第一个“0”改为“1”,即此时用“B00V”取代节，同时也将1码的总数由奇数变成了偶数。这样做保证了两个V码之间的(3)破坏点形成电路将补放的“1”码变成破坏点。方法是在取代节内第二位处再插入一个“翻转”信号,使单/双极性变换电路多翻转一次,后续的V码就会与前面相邻的“1”码极性相同,破坏了交替反转的规律,形成了“破坏点”(4)单/双极性变换电路电路中的输出控制加入了取代节的信号码流,使其按交替翻转规律分成两路,再通过一个开关电路（CD4052芯片）将两路信号整合成一路便是我们所需要的HDB3码。图2-2(b)单-双极性转换电路图2-2（c）编码电路NRZNRZ+HDB3+HDB3-HDB3-HDB3NRZ码：1010011011001000000001100000000000000HDB3-D:0001101001101100100011001111001100110从上图可知，NRZ码经过编码电路后，延时4个时钟信号得到了HDB3码2、双-单极性变换电路该部分由整流器和相加器组成，整流器由两个充放电路构成，相加器用一个或门表示。电路如图2-2所示。（1）整流电路充放电路的充电和放电的时间常数不同，充电时，C1支路快于C2支路，放电时，C2支路快于C1支路。当输入码元为+1时，通过C1支路充电，当输入码元为0或-1时通过C2支路放电。然后通过非门便将双极性归零码变成了单极性的归零码。（2）相加电路用或门将两路信号整合成一路信号后便于位同步信号的提取。图2-2双-单极性转换3、位同步信号的提取数字信号传输过程中，收发两端一定要有一个时间上同步的问题。发端某一时刻发出一个码元，收端在相应某一时刻（一般滞后一个固定时间）抽样判决后再生这个码元，这样收发两端的码元一一对应不会搞错。在本单元电路中，位同步信号的离散谱来自上一级的整流后的信号，由于位同步频率比较低，很难将有源带通滤波器的带宽做得很窄，它输出的BPF信号是一个幅度和周期都不恒定的正弦信号，对此信号进行限幅放大处理后得到幅度恒定、周期变化的脉冲信号，但仍不能将此信号作为译码器的位同步信号，需要进一步处理，当锁相环自然谐振频率足够小时，对输入的电压信号可等效为窄带带通滤波器，它可以输出一个符合译码要求的位同步信号BS—R。HDB3D带通HDB3D带通限幅放大锁相环BSR图2-3（a）位同步信号提取方框图图2-3（b）带通滤波器电路图2-3（c）放大限幅及锁相环电路4、译码器功能模块电路相对于编码电路来说，译码电路显得相对简单很多，当电路检测到破坏点后将破坏点及其前面的三个码元用“0000”取代即可。其原理方框图如图2-4（a）所示，电路图如2-4（b）所示。破坏点检测双—单极性变换（+-两路输出）译码输出0000取代相加器破坏点检测双—单极性变换（+-两路输出）译码输出0000取代相加器图2-4（a）译码电路方框图图2-4（b）译码电路图NRZNRZ解码输出解码输出NRZ码：1010011011001000000001100000000000000解码为：0000000101001101100100000000110000000从上图可知，解码输出延时6.5个时钟信号后，得到了原NRZ码。三、编码电路部分仿真图图3-1编码电路仿真图图3-2编码电路仿真的输出波形NRZ码：1011100010000000001111110111110000110111HDB3码：0001-10+1-1+1000-1000-V+B00+V0-1+1-1+1-1+10-1+1-1+1-1000-V+1-1从仿真的波形可以看出RNZ码经编码电路后延迟4个单位时间得到了相应的HDB3码四、设计体会与心得开学的时候便得知这学期要搞通信原理的课程设计，可能是因为对上学期的高频课程设计感受颇深吧，通信课程设计总是给我一种“不祥”的预感。当接到做HDB3编译码电路的时候我还心中暗自高兴了一下，以为不就一个编码解码设计吗，应付起来应该会比较轻松吧。但是这份“好运”很快就消失了。当我潜心开始琢磨着怎么设计电路时，发现事情并没有想象中得那么简单。刚开始我琢磨着这个编码电路是带有记忆性的，是要用到时序逻辑的，我本打算用计数器去控制码元的变换，但是慢慢地我认识到用计数器去控制的话电路会显得很繁琐，而且控制起来也不太好弄。于是我又重新翻开了尘封已久的《数字电子技术基础》认真看了有关时序逻辑这一部分，同时也再网上找了很多相关的资料。其中有一篇名为《基于CPLD的HDB3码编解码电路的设计》的文章。看了该作者的设计思路后，我的思维也打开了。虽然它里面写得比较详细，但是我没有照搬照抄。我认真领悟作者的思路后便开始按照他的思路用自己的表达方式去设计设计这个编译码电路。我一边设计一边用软件做仿真去检验我的设计是否合理，然后把编译码电路设计好以后，我又开始了systerview这个软件的学习，刚开始确实是不太好弄，好在我在网上下载了份中文版的教程，当我遇到不懂的地方时我就去认真查看教程。虽然问题比较多，但还是一个个都被我攻克了。最后终于得到了编码电路的系统仿真图。就这样，我一步一步地完成了编译码电路的设计。考虑到期末考试将至，复习时间不够，位同步提取那一块我无法再这样拖下去了，所以在位同步提取那一块我参照了浣喜明老师编著的《通信原理实验》一书中的电路，但是还有些地方仍然没有弄明白。通过这次通信原理的课程设计，我的确学到了很多东西。以前很多没弄明白的问题也都弄明白了，在查看资料的时候，很多时候都看不太懂，当看不懂的时候