基于EMP7128的数字式相位测量仪

基于EMP7128的数字式相位测量仪摘要：分析了基于Altera公司CPLD芯片EMP7128SLC84-15进行相位测量的基本原理，给出了用EMP7128SLC8415进行相位测量的硬件实现电路及ＶＨＤＬ源程序。关键词：EMP7128SLC84-15；CPLD；相位；频率１器件简介ＥＭＰ７１２８ＳＬＣ８４－１５是Ａｌｔｅｒａ公司的ＭＡＸ７０００Ｓ系列ＣＰＬＤ，它采用ＣＭＯＳ工艺，并以第二代矩阵结构为基础，实际上也是一种基于Ｅ２ＰＲＯＭ的器件。ＥＭＰ７１２８ＳＬＣ８４－１５有８４个引脚，其中５根用于ＩＳＰ（ＩｎＳｙｓｔｅｍＰｒｏｇｒａｍｍａｂｌｅ）下载，可方便地对其进行在系统编程。此器件内集成了６０００门，其中典型可用门为２５００个，有１２８个逻辑单元，６０个可用Ｉ／Ｏ口，可单独配置为输入、输出及双向工作方式，２个全局时钟及一个全局使能端和一个全局清除端。ＥＭＰ７１２８ＳＬＣ８４－１５支持多电压工作，其传输延时为７．５ｎｓ，最高工作频率高达１２５ＭＨｚ，并支持多种编程方式，同时可利用Ａｌｔｅｒａ公司的第三代开发软件Ｍａｘ＋ＰｌｕｓＩＩ方便地进行仿真、综合和下载。

２系统工作原理图１所示是一个数字式相位测量仪的系统工作示意图。图中，输入的比较信号ｂ与参照信号ａ，经参数相同的整形电路变换为正方波后，将两个方波进行异或（在ＣＰＬＤ中完成），同时与测得信号的频率ｆ（由ＣＰＬＤ设计一频率计完成）再异或，然后将得到的信号经２ｆ倍频，再将此信号作为闸门，并在其高电平时段利用高频时钟ｆｃ进行计数，最后在下降沿时将计数值读出并设为Ｎ，则相位为：Ｐｈａｓｅ＝１８０°Ｎ／ｆｃ该相位测量仪表系统除整形电路外，其余均可由ＣＰＬＤ完成。计数所使用的晶振频率为４ＭＨｚ时?此系统的分辨率为１８０°／（４×１０６）＝（４．５×１０－５）°。３基于ＣＰＬＤ的程序设计设计系统软件时?运用ＶＨＤＬ语言，可将系统分为频率计、分频器、相位计数器３个子模块，现对其分别进行描述：(１)频率计ｌｉｂｒａｒｙｉｅｅｅ;ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ；ｅｎｔｉｔｙｆｃｏｕｎｔｅｒｉｓｐｏｒｔ(ｓｉｇ:ｉｎｓｔｄ_ｌｏｇｉｃ;－－输入信号ｃｌｋ:ｉｎｓｔｄ_ｌｏｇｉｃ;－－０．５Ｈｚ的闸门信号，可由晶振分频得到ｃｏｕｎｔｅｒ:ｏｕｔｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０));?－－计数输出ｅｎｄ;ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｏｆｆｃｏｕｎｔｅｒｉｓｓｉｇｎａｌｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);ｂｅｇｉｎＰ１:ｐｒｏｃｅｓｓ(ｓｉｇ)ｂｅｇｉｎｉｆｓｉｇ＇ｅｖｅｎｔａｎｄｓｉｇ＝‘１'ｔｈｅｎｉｆｃｌｋ＝‘１'ｔｈｅｎｔｅｍｐ＜＝ｔｅｍｐ＋１;－－在闸门的高电平时段计数ｅｌｓｅｔｅｍｐ＜＝“００００００００００００００００００００”?－－在闸门的低电平时段清零ｅｎｄｉｆ;ｅｎｄｉｆ;ｅｎｄｐｒｏｃｅｓｓＰ１;Ｐ２?ｐｒｏｃｅｓｓ(ｃｌｋ)ｂｅｇｉｎｉｆｃｌｋ′ｅｖｅｎｔａｎｄｃｌｋ＝′０′ｔｈｅｎｃｏｕｎｔｅｒ＜＝ｔｅｍｐ;在闸门的下降沿将数据读出ｅｎｄｉｆ;ｅｎｄｐｒｏｃｅｓｓＰ２;ｅｎｄ;由于闸门采用的是０．５Ｈｚ的方波，因此?输出数值即为频率值。(２)分频模块通过此模块可对频率计得到的频率进行分频，也可在异或后再分频得到频率为０．５Ｈｚ的矩形波。ｌｉｂｒａｒｙｉｅｅｅ;ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ;ｅｎｔｉｔｙｆｅｎｉｓｐｏｒｔ(ｑｉｎ:ｉｎｓｔｄ_ｌｏｇｉｃｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);－－连接频率计输出的频率值ｑｏｕｔ:ｏｕｔｓｔｄ_ｌｏｇｉｃ);ｅｎｄ;ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｏｆｆｅｎｉｓｓｉｇｎａｌｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ｄｏｗｎｔｏ０);ｓｉｇｎａｌａ:ｓｔｄ_ｌｏｇｉｃ;ｂｅｇｉｎｐｒｏｃｅｓｓ(ｔｅｍｐ)ｂｅｇｉｎｉｆｔｅｍｐ＜ｑｉｎｔｈｅｎｔｅｍｐ＜＝ｔｅｍｐ＋１;ｅｌｓｅｔｅｍｐ＜＝“００００００００００００００００００００”;ａ＜＝ｎｏｔａ;ｅｎｄｉｆ;ｑｏｕｔ＜＝ａ;－－进行２ｆ倍分频ｅｎｄｐｒｏｃｅｓｓ;ｅｎｄ;

３?相位测量该模块将分频模块得到的信号作为闸门，然后利用外部晶振进行计数，其设计原理与频率计相同。由于相异或的一个周期对应输入的两路方波信号的半个周期（１８０°），而且只能测量到最大１８０°的相位差，因此?还须判断超前或滞后，才能测量出大于１８０°的相位差，具体程序如下：ｌｉｂｒａｒｙｉｅｅｅ;ｕｓｅｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;ｅｎｔｉｔｙｐｒｅ_ｌａｇｉｓｐｏｒｔ(ｓ１,ｓ２:ｉｎｓｔｄ_ｏｇｉｃ;－－两输入信号ｐｒｅ:ｏｕｔｓｔｄ_ｌｏｇｉｃ);－－判断结果输出ｅｎｄ;ａｒｃｈｉｔｅｃｔｕｒｅｄａｔａｏｆｐｒｅ_ｌａｇｉｓｂｅｇｉｎｌａｇ:ｐｒｏｃｅｓｓ(ｓ１)ｂｅｇｉｎｉｆｓ１′ｅｖｅｎｔａｎｄｓ１＝′１′ｔｈｅｎｉｆｓ２＝′０′ｔｈｅｎｐｒｅ＜＝′１′;－－若ｓ１超前ｓ２,输出为′１′，否则输出′０′;ｅｌｓｅｐｒｅ＜＝′０′;ｅｎｄｉｆ;ｅｎｄｉｆ;ｅｎｄｐｒｏｃｅｓｓｌａｇ;ｅｎｄ;(４)模块的组合

在Ｍａｘ＋ＰｌｕｓＩＩ中，采用原理图输入方式可将上述各模块组合成一个软件系统，然后将其综合下载到ＣＰＬＤ即可完成相位测量仪的设计，其具体设计图见图３所示。图3图３中，Ａ、Ｂ为输入信号ａ、ｂ经过整形得到的方波信号。Ｆｃｏｕｎｔｅｒ为频率计模块，Ｆｅｎ为分频器，Ｐｈａｓｅｃｏｕｎｔｅｒ为相位测量计数器，