Verilog HDL实用教程 课件 ch01Verilog HDL 入门

VerilogHDL入门第一章VerilogHDL实用教程普通高等教育EDA技术教材01VerilogHDL简史VerilogHDL简史VerilogHDL作为一种硬件描述语言(HardwareDescriptionLanguage，HDL)，具有机器可读(machine-readable)、人可读(human-readable)的特点，可用于电子系统创建的所有阶段，支持硬件的开发(development)、综合(synthesis)验证(verification)和测试(test)，同时支持设计数据的交流、维护(maintenance)和修改(modification)。VerilogHDL(本书以下有时也简称为Verilog或Verilog语言)的主要用户包括EDA工具的实现者和电子系统的设计者。VerilogHDL在1983年由GDA公司的PhilMoorby首创，之后，Moorby设计了Verilog-XL仿真器并大获成功，从而使Verilog语言得到推广使用。1989年，Cadence收购GDA；1990年，Cadence公开发布了VerilogHDL，并成立OVI(OpenVerilogInternational)组织负责Verilog语言的推广，Verilog语言的发展开始进入快车道，到1993年，几乎所有的ASIC厂商都开始支持Verilogo。VerilogHDL简史之后，VerilogHDL又经历了如下几个重要节点：1.1995年，VbrilogHDL成为IEEE标准，称为IEEEStandard1364-1995(Verilog-1995)。2.2001年，IEEE1364-2001标准(Verilog-2001)发布，Verilog-2001对Verilog-1995标准做了扩充和增强，提高了行为级和RTL级建模的能力。目前，很多综合器、仿真器支持的仍然是Verilog-2001标准。3.2005年，IEEE1364-2005标准(Verilog-2005)发布，该版本是对Verilog-2001版本的修正。Verilog-2001标准到目前依然是主流的VerilogHDL标准，被众多的EDA综合工具和仿真工具所支持。VerilogHDL简史VerilogHDL是在C语言的基础上发展起来的，它继承、借鉴了C语言的很多语法结构，两者有相似之处，不过，作为硬件描述语言，VerilogHDL与C语言还是有着本质区别的。Verilog语言的特点表现在如下方面：1.支持多个层级的设计建模，从开关级、门级、寄存器传输级(RTL)到行为级，都可以胜任，可在不同设计层次上对数字系统建模，也支持混合建模。2.支持三种硬件描述方式：行为级描述——使用过程化结构建模；数据流描述一一使用连续赋值语句建模；结构描述一一使用门元件和模块例化语句建模。3.可指定设计延时，路径延时，生成激励和指定测试的约束条件，支持动态时序仿真和静态时序检查。内置各种门元件，可进行门级结构建模；内置开关级元件，可进行开关级的建模。02VerilogHDL描述的层级VerilogHDL描述的层级VerilogHDL能够在多个层级对数字系统进行描述，Verilog模型可以是实际电路不同级别的抽象，包括如下层级：(1)行为级(BehaveLevel)。(2)寄存器传输级(RegisterTransferLevel，RTL)。(3)门级(GateLevel)o(4)开关级(SwitchLevel)。VerilogHDL描述的层级03VerilogHDL设计的流程VerilogHDL设计的流程设计输入设计输入（DesignEntry）是将设计者设计的电路用开发软件要求的某种形式表达出来，并输入到相应软件中的过程。设计输入最常用的方式是HDL文本输入和原理图输入。（DHDL文本输入：硬件描述语言（HDL）是一种用文本形式描述、设计电路的语言。硬件描述语言的发展至今不过二三十年的历史，已成功应用于数字开发的各个阶段：设计、综合、仿真和验证等。在20世纪80年代，曾一度出现十余种硬件描述语言，进入20世纪80年代后期，硬件描述语言向着标准化、集成化的方向发展。最终，VHDL和VerilogHDL适应了这种发展趋势，先后成为IEEE标准，在设计领域成为事实上的通用硬件描述语言。1VerilogHDL设计的流程设计输入VerilogHDL和VHDL语言各有优点，可胜任算法级（AlgorithmLevel）、寄存器传输级(RTL)、门级(GateLevel)等各种层次的逻辑设计，也支持仿真验证、时序分析等任务，并因其标准化而易于移植到不同EDA平台。(2)原理图输入：原理图(Schematic)是图形化的表达方式，使用元件符号和连线描述设计。其特点是适合描述连接关系和接口关系，表达直观，尤其对表现层次结构、模块化结构更为方便，但它要求设计工具提供必要的元件库或宏模块库，设计的可重用性、可移植性不如HDL语言。1VerilogHDL设计的流程综合综合(Synthesis)是指将较高级抽象层级的设计描述自动转化为较低层级描述的过程。综合在有的工具中也称为编译(Compile)。综合有下面几种形式：•将算法表示、行为描述转换到寄存器传输级(RTL)，称为RTL级综合。•将RTL级描述转换到逻辑门级(包括触发器)，称为门级(或工艺级)综合。•将逻辑门级转换到版图级，这一般需要流片厂商的支持，包括在工具和工艺库方面。综合器(Synthesizer)就是自动实现上述转换的软件工具。或者说，综合器是将原理图或HDL语言表达、描述的电路，编译成相应层级电路网表的工具。2VerilogHDL设计的流程布局布线布局布线(Place&Route)，又称为适配(Fitting)，可理解为将综合生成的电路网表映射到具体的目标器件中予以实现，并产生最终的可下载文件的过程。它将综合后的网表文件针对某一具体的目标器件进行逻辑映射，把设计分为多个适合器件内部逻辑资源实现的逻辑小块，并根据用户的设定在速度和面积之间做岀选择或折中。其中，布局是将已分割的逻辑小块放到器件内部逻辑资源的具体位置，并使它们易于连线；布线则是利用器件的布线资源完成各功能块之间和反馈信号之间的连接。3VerilogHDL设计的流程布局布线布局布线完成后产生如下一些重要的文件。①芯片资源耗用情况报告。②面向其他EDA工具的输出文件，如EDIF文件等。③产生延时网表文件，以便进行时序分析和时序仿真。④器件编程文件：如用于CPLD编程的JEDEC、POF等格式的文件；用于FPGA配置的SOF、JIC、BIN等格式的文件。布局布线与芯片的物理结构直接相关，因此，一般选择芯片制造商提供的开发工具进行此项工作。3VerilogHDL设计的流程时序分析时序分析(TimingAnalysis)，或者称为静态时序分析(StaticTimingAnalysis，STA)、时序检查(TimingCheck)，是指对设计中所有的时序路径(TimingPath)进行分析，计算每条时序路径的延时，检查每一条时序路径尤其是关键路径(CriticalPath)是否满足时序要求，并给出时序分析和报告结果，只要该路径的时序裕量(Slack)为正，就表示该路径能满足时序要求。时序分析前一般先要时序约束(TimingConstraint)，以提供设计目标和参考数值。时序分析的主要目的在于保证系统的稳定性、可靠性，并提高系统工作频率和数据处理能力。4VerilogHDL设计的流程功能仿真与时序仿真仿真(Simulation)是对所设计电路的功能的验证。用户可以在设计过程中对整个系统和各模块进行仿真，即在计算机上用软件验证功能是否正确、各部分的时序配合是否准确。发现问题可以随时修改，避免了逻辑错误。仿真包括功能仿真(FunctionSimulation)和时序仿真(TimingSimulation)不考虑信号时延等因素的仿真称为功能仿真，又称为前仿真；时序仿真又称为后仿真，它是在选择器件并完成布局布线后进行的包含延时的仿真，其仿真结果能比较准确地模拟芯片的实际性能。5VerilogHDL设计的流程功能仿真与时序仿真由于不同器件的内部延时不一样，不同的布局布线方案也给延时造成很大的影响，因此时序仿真是非常有必要的，如果仿真结果达不到设计要求，就需要修改源代码或选择不同速度等级的器件，直至满足设计要求。注：时序分析和时序仿真是两个不同的概念，时序分析是静态的，不需编写测试向量，但需编写时序约束，主要分析设计中所有可能的信号路径并确定其是否满足时序要求；时序仿真是动态的，需要编写测试向量(TestBench代码)。5VerilogHDL设计的流程编程与配置把适配后生成的编程文件装入器件中的过程称为下载。通常将对基于EEPROM工艺的非易失结构CPLD器件的下载称为编程(Program)，而将基于SRAM工艺结构的FPGA器件的下载称为配置(Configuration)。下载完成后，便可进行在线调试(OnlineDebugging)，若发现问题，则需要重复上面的流程。604VerilogHDL文字规则VerilogHDL文字规则词法1VerilogHDL文字规则空白符2VerilogHDL文字规则注释3VerilogHDL文字规则操作符4VerilogHDL文字规则字符串5VerilogHDL文字规则字符串5VerilogHDL文字规则关键字6VerilogHDL内部已经使用的词称为关键