深入分析verilog阻塞和非阻塞赋值

深入分析verilog阻塞和非阻塞赋值学verilog一个月了，在开发板上面写了很多代码，但是始终对一些问题理解的不够透彻，这里我们来写几个例子仿真出阻塞和非阻塞的区别，我们先上代码moduleLED

(

CLK,RSTn,

scan,

flag,

c,

,one,two,three,four);

inputCLK;

inputRSTn;

inputscan;

outputflag,c;

output[3:0]one,two,three,four;/***********************************************************/

regF1,F2;

rega,b;

reg[3:0]one,two,three,four;

/********************信号传递之间的非阻塞赋值***************************************/

always@(posedgeCLKornegedgeRSTn)

//

if(!RSTn)

begin

F1<=1'b1;

F2<=1'b1;

end

else

begin

F1<=scan;

F2<=F1;

end

/*******************信号传递之间的阻塞赋值****************************************/

always@(posedgeCLKornegedgeRSTn)

//

if(!RSTn)

begin

a=1'b1;

b=1'b1;

end

else

begin

a=scan;

b=a;

end

/******************数据加

非阻塞赋值

先判断后计数*****************************************/

always@(posedgeCLKornegedgeRSTn)

//one<=

if(!RSTn)

begin

one<=0;

end

else

begin

if(one==14)

one<=0;

else

one<=one+1;

end/***************数据加

非阻塞赋值

先计数后判断********************************************/

always@(posedgeCLKornegedgeRSTn)

//

two<=

if(!RSTn)

begin

two<=0;

end

else

begin

two<=two+1;

if(two==14)

two<=0;

end

/**************数据加

阻塞赋值

先判断后计数*********************************************/

always@(posedgeCLKornegedgeRSTn)

//three=

if(!RSTn)

begin

three=0;

end

else

begin

if(three==14)

three=0;

else

three=three+1;

end/*************数据加

阻塞赋值

先计数后判断**********************************************/

always@(posedgeCLKornegedgeRSTn)

//four=

if(!RSTn)

begin

four=0;

end

else

begin

four=four+1;

if(four==14)

four=0;

end

/****************信号之间传递***********************/

assignflag=F2&!F1;assignc

=b

&!a;/***************************************/

endmodule

2、我使用modesim仿真，下面为我的

testbench

`timescale1ps/1psmoduleLED_vlg_tst();//constants

//generalpurposeregistersregeachvec;//testvectorinputregistersregCLK;regRSTn;regscan;//wires

wirec;wireflag;wire[3:0]

four;wire[3:0]

one;wire[3:0]

three;wire[3:0]

two;//assignstatements(ifany)

LEDi1(//portmap-connectionbetweenmasterportsandsignals/registers

.CLK(CLK),

.RSTn(RSTn),

.c(c),

.flag(flag),

.four(four),

.one(one),

.scan(scan),

.three(three),

.two(two));/*initial

begin

//codethatexecutesonlyonce

//insertcodehere-->begin

//-->end

$display("Runningtestbench");

end

always

//optionalsensitivitylist

//@(event1orevent2or....eventn)

begin

//codeexecutesforeveryeventonsensitivitylist

//insertcodehere-->begin

@eachvec;

//-->end

end

endmodule*/initialbeginCLK=0;forever#10CLK=~CLK;

endinitialbeginscan=0;forever#100scan=~scan;

endinitialbeginRSTn=0;#1000RSTn=

1;#1000;#1000;#1000;#1000;#1000;#1000;#1000;#1000;$stop;endendmodule

主要就是初始化一个CLK和scan的信号，然后就是初始化一下复位，最后就是设置仿真时间，这样modesim就不会一直处于仿真状态，消耗资源，也可以方便仿真。

其中quartus

与modesim

互相调用调试，可以关注我的博客，这里我就不具体讲解了！

3、modesim波形图

大家注意到红线框内的数据变化，就能很清楚的理解阻塞与非阻塞了！

微观分析阻塞与非阻塞1、上代码，具体观察，a,b,c与F1，F2，flage的变化

moduleLED

(

CLK,RSTn,

scan,

flag,

a,b,c,F1,F2,);

inputCLK;

inputRSTn;

inputscan;

outputflag,a,b,c;

outputF1,F2;/***********************************************************/

regF1,F2;

rega,b;

/***********************************************************/

always@(posedgeCLKornegedgeRSTn)

//

if(!RSTn)

begin

F1<=1'b1;

F2<=1'b1;

end

else

begin

F1<=scan;

F2<=F1;

end

/***********************************************************/

always@(posedgeCLKornegedgeRSTn)

//

if(!RSTn)

begin

a=1'b1;

b=1'b1;

end

else

b