VHDL课程设计(数字钟)

④报时功能：当分为59，秒到51开始每隔一秒让扬声器响一次。4.2.2.仿真波形 设置仿真时间为1ns，endtime为50us，以使其有足够长的时间反应各个输出信号的变化。设置rst为低电平，即外部不能校时，可以看到秒低位sec0从0到9后，秒高位sec1加1，sec1从0加到5，分和小时类似。当51秒，53秒，55秒，57秒,59秒时speaker有一个高电平，即发声一次。5.硬件测试5.1.引脚设置选择电路系统的电路模式7，引脚分配分别为：主频时钟clk1接clock2（第17引脚）；setsec、setmin、sethour分别接键1、键4、键7、（PIO0、PIO3、PIO6分别对应第1、4、7脚）；rst接键5（PIO4对应第5脚）；sec1【3...0】由数码管2显示，分别接PIO23、PIO22、PIO21、PIO20（对应第50、49、48、47脚）、sec0【3..0】由数码管1显示，分别接PIO19、PIO18、PIO17、PIO16（对应第42、41、40、39脚）；min1【3..0】由数码管5显示，分别接PIO31、PIO30、PIO29、PIO28（对应第72、71、70、69脚）；min0【3..0】由数码4来显示，分别接PIO27、PIO26、PIO25、PIO24（对应第68、67、52、51脚）；hr1【3..0】由数码管8显示，分别接PIO39、PIO38、PIO37、PIO36（对应第84,83、78、77脚）；hr0【3..0】由数码管7显示，分别接PIO35、PIO34、PIO33、PIO32（对应第76、75、74、73脚）；speaker由D8显示，接PIO47（对应第106脚）；5.2配置文件下载将编译产生的SOF格式配置进FPGA中，打开编程窗和配置文件，将实验系统和并口通信线连接好，打开电源。在菜单TOOL中选择programmer，单机下载标符start按钮，即进入对目标器件FPGA的配置下载操作。5.3硬件调试配置文件下载成功后，选择电路模式No.7，clock2选择8HZ。上电后，秒满59向分进1后又从00开始计数，分满59向小时进1后从00开始计数，小时满24从00开始计数。按键5（rst）后，计时停止，可以用键7、4、1分别对小时、分、秒进行重新设置时间数码管显示为设置的新时间，再按键5（rst）后，系统就再设置的时间上开始计数。当时间到59分51、53、55、55、59秒时，输出报时信号。6、心得体会实验分频部分由于在上学期学习时对这一实验的原理了解并不是很深，所以在设计分频程序时不知如何下手，通过对实验书的《数控分频器的设计》实验的研究写出的一个8分频的程序，即对输入的时钟信号进行8分频，输入的为8HZ，则秒脉冲达到了1HZ，刚好一秒使秒加1。扬声器部分，开始是使用的扬声器，但硬件下载时始终没有报时，后来才知道是时钟信号频率太低，8HZ扬声器不能发声，所以才改用用灯来代替扬声器。第一次测试时，分秒时是独立走数字的，原来是没有考虑到秒和分的进位问题。sec0，sec1，min0，min1，hr0，hr1的数据类型开始并非定义的buffer，在编译的时候系统建